Suponha que você esteja projetando um sistema digital complexo em VHDL, composto por vários módulos. Para conectar os módulos, é necessário instanc...
Suponha que você esteja projetando um sistema digital complexo em VHDL, composto por vários módulos. Para conectar os módulos, é necessário instanciá-los e conectá-los por meio de suas portas. Considere o seguinte trecho de código VHDL: entidade AND_gate é porto ( a: em std_logic; b: em std_logic; c: saída std_logic ); entidade final; arquitetura comportamental de AND_gate é começar processo (a, b) começar c <= aeb; fim do processo; arquitetura final; Qual dos seguintes trechos de código instancia corretamente a porta AND_gate em outra entidade?
💡 1 Resposta
Ed 
O trecho de código que instancia corretamente a porta AND_gate em outra entidade é: ``` component AND_gate is port ( a: in std_logic; b: in std_logic; c: out std_logic ); end component; ... AND1: AND_gate port map (a => input1, b => input2, c => output); ``` Nesse trecho de código, a porta AND_gate é instanciada como um componente e conectada às suas portas de entrada e saída por meio do mapeamento de portas (port map).
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