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A ferramenta de Software Altera Quartus II é utilizada para o desenvolvimento de projetos de lógica programável.
Um dos processos de compilação que já permite simular o projeto é chamado Analysis & Synthesis, também chamado compilação parcial, que compreende as seguintes etapas:
A Otimização lógica e montagem
B Posicionamento e roteamento
C Otimização lógica e mapeamento da tecnologia
D Análise de temporização e otimização lógica
E Roteamento e montagem

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LÓGICA PROGRAMÁVEL Questões 1 NOTA 100

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Vamos analisar cada uma das etapas mencionadas: A) Otimização lógica e montagem - Esta etapa é parte do processo, mas não é a descrição completa do que ocorre na fase de Analysis & Synthesis. B) Posicionamento e roteamento - Esta etapa ocorre após a fase de Analysis & Synthesis, portanto não faz parte dela. C) Otimização lógica e mapeamento da tecnologia - Esta é uma descrição correta do que acontece na fase de Analysis & Synthesis, pois envolve a otimização do design e a adaptação para a tecnologia específica. D) Análise de temporização e otimização lógica - A análise de temporização é uma etapa que ocorre após a síntese, então não faz parte da fase de Analysis & Synthesis. E) Roteamento e montagem - Assim como a opção B, estas etapas ocorrem após a fase de Analysis & Synthesis. Dessa forma, a alternativa que contém todos os itens verdadeiros sobre o processo de Analysis & Synthesis é: C) Otimização lógica e mapeamento da tecnologia.

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O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não deve interferir no resultado. Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles:
A) WHEN, GENERATE, CASE
B) WHEN, GENERATE, BLOCK
C) WAIT, GENERATE, BLOCK
D) WHEN, GENERATE, LOOP
E) WHEN, CASE, BLOCK

O FPGA modelo EP2C5T144C8N é da família Cyclone II da Altera. Seu kit de desenvolvimento permite a prototipagem e teste de projetos. A sua programação se dá por meio da porta USB do computador, sendo que no kit a conexão utilizada é chamada de:
A) USB-B
B) ASP
C) RS232
D) SPI
E) JTAG

Os dispositivos CPLDs são uma evolução dos SPLDs. A estrutura mais básica de um CPLD corresponde à um elemento PAL (ou GAL) associado a circuitos adicionais em sua saída, incluindo um registrador e multiplexadores. Esta estrutura é chamada de:
A) Microcélula
B) Macrocélula
C) LUT
D) LE
E) PIA

A linguagem VHDL permite a implementação de subprogramas.
Dadas as seguintes sentenças: I – Os subprogramas compreendem uma região de código sequencial. II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial. III – A função permite retornar um ou mais valores. IV – No procedimento o comando RETURN é obrigatório. Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:
I – Os subprogramas compreendem uma região de código sequencial.
II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial.
III – A função permite retornar um ou mais valores.
IV – No procedimento o comando RETURN é obrigatório.
A F, V, F, V
B V, F, V, V
C F, V, V, V
D V, F, V, F
E V, V, F, F

Na conversão de um algoritmo para uma descrição VHDL é necessário entender quais tipos de circuitos são utilizados, ou seja, as unidades funcionais empregadas.
Uma tomada de decisão, por exemplo, é realizada por meio de um circuito:
A multiplexador
B registrador
C comparador
D subtrator
E de seleção

Todas as classes de objetos em VHDL devem ser declaradas segundo um tipo definido. Os 2 tipos do padrão IEEE 1164, que podem assumir 9 valores, são:
A) BIT e BIT_VECTOR
B) STRING e BIT_VECTOR
C) STD_LOGIC e BIT_VECTOR
D) STD_LOGIC e STD_LOGIC_VECTOR
E) BIT e STD_LOGIC_VECTOR

Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada. Os comandos sequenciais ficam em 3 regiões de código específicas, que são:
A) PROCESS, FUNCTION, COMPONENT
B) PROCESS, PACKAGE, PROCEDURE
C) PROCESS, FUNCTION, PROCEDURE
D) FUNCTION, PROCEDURE, BLOCK
E) FUNCTION, PROCESS, MAP

A primeira estrutura básica de um dispositivo de lógica programável possuía tanto o plano AND como o plano OR configuráveis. Esta estrutura é chamada de:
A) PAL
B) LAP
C) PLA
D) ALP
E) LPA

Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN.
Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:
A COMPONENT
B PORT
C PORT MAP
D FUNCTION
E SIGNAL

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Os dispositivos CPLDs são uma evolução dos SPLDs. A estrutura mais básica de um CPLD corresponde à um elemento PAL (ou GAL) associado a circuitos adicionais em sua saída, incluindo um registrador e multiplexadores. Esta estrutura é chamada de:A) MicrocélulaB) MacrocélulaC) LUTD) LEE) PIA

Todas as classes de objetos em VHDL devem ser declaradas segundo um tipo definido. Os 2 tipos do padrão IEEE 1164, que podem assumir 9 valores, são:A) BIT e BIT_VECTORB) STRING e BIT_VECTORC) STD_LOGIC e BIT_VECTORD) STD_LOGIC e STD_LOGIC_VECTORE) BIT e STD_LOGIC_VECTOR

A primeira estrutura básica de um dispositivo de lógica programável possuía tanto o plano AND como o plano OR configuráveis. Esta estrutura é chamada de:A) PALB) LAPC) PLAD) ALPE) LPA

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A) USB-B
B) ASP
C) RS232
D) SPI
E) JTAG

Todas as classes de objetos em VHDL devem ser declaradas segundo um tipo definido. Os 2 tipos do padrão IEEE 1164, que podem assumir 9 valores, são:
A) BIT e BIT_VECTOR
B) STRING e BIT_VECTOR
C) STD_LOGIC e BIT_VECTOR
D) STD_LOGIC e STD_LOGIC_VECTOR
E) BIT e STD_LOGIC_VECTOR

A primeira estrutura básica de um dispositivo de lógica programável possuía tanto o plano AND como o plano OR configuráveis. Esta estrutura é chamada de:
A) PAL
B) LAP
C) PLA
D) ALP
E) LPA