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IFPB — INSTITUTO FEDERAL DA PARAÍBA
CAMPUS CAMPINA GRANDE
CURSO DE SUPERIOR EM TELEMÁTICA
WANEY DE NEGREIROS GOMES
VICTOR RAFAEL DE SOUSA FARIAS
ARQUITETURA SPARC (Processadores)
CAMPINA GRANDE – PB
2021
WANEY DE NEGREIROS GOMES
VICTOR RAFAEL DE SOUSA FARIAS
ARQUITETURA SPARC (Processadores)
Relatório superior de Telemática dos alunos: Walney de Negreiros e Victor Rafael.
Professora: DANIELLA DIAS CAVALCANTE DA SILVA
 
Campina Grande - PB
2021
		SUMÁRIO
1 INTRODUÇÃO	7
3. DESENVOLVIMENTO	 8
3.1 Definições	8'
3.2 Historia	8
3.3 Aplicações	 8
2.1.4 Supercomputadores 	9
2.1.5 Suporte ao Sistemas Operacionais9	10
6.CONSIDERAÇÕES FINAIS 	14
7.CONCLUSÃO 	18
8 Referências 									 20
INTRODUÇÃO 
O SPARC (scalable processor architecture – arquitetura de processadores escaláveis) foi lançado pela Sun Microsystems em 1985, que foi inicialmente usado em sistemas de servidores da própria Sun. Posteriormente tornou-se uma arquitetura aberta, com muitas implementações em silício e compatibilidade binária. Foi também licenciada para outros fabricantes, para que eles produzissem máquinas compatíveis com a arquitetura e assim melhorassem suas tecnologias. Essa liberdade permite a implementação de diversos tipos de tecnologia, como: matriz de porta CMOS, ECL bipolar e GaAs. O SPARC foi desenvolvido para ter um maior desempenho de processamento, sendo consequentemente mais rápido, e de uma arquitetura simples, trabalha de forma escalável, dando assim a oportunidade de ser utilizado desde sistemas embarcados até em grandes servidores. O SPARC está definido nas versões 32 e 64 bits, seu modo de armazenamento de dados na memória é do tipo Big-Endian, ou seja, a leitura dos dados de uma instrução começa dos bits de maior significância, partindo sempre do menor endereço.
 A arquitetura SPARC foi fortemente influenciado pelo projeto RISC, incluindo o RISC I e II da Universidade da Califórnia, Berkeley e da IBM 801. Estes desenhos originais RISC foram minimalistas, incluindo como poucos recursos ou os códigos possíveis e com o objetivo de executar instruções a uma taxa de quase uma instrução por ciclo de relógio. Isso fez com que eles fizessem similar à arquitetura MIPS, em muitos aspectos, incluindo a falta de instruções como multiplicar ou dividir. Outra característica do SPARC influenciado por este movimento cedo RISC é o slot de atraso ramo.
 
Definições 
O processador SPARC normalmente contém até 160 registos de uso geral. De acordo com a especificação "A Oracle SPARC Arquitetura 2015" uma "implementação pode conter de 72 a 640 de propósito geral de 64 bits" registros. A qualquer momento, apenas 32 deles são imediatamente visíveis para software - 8 são um conjunto de registros globais um dos quais, g0, é hard-wired para zero, para que apenas sete deles são utilizáveis como registos e os outros 24 são da pilha de registros. Estes 24 registros formam o que se chama uma janela de registo, e na chamada de função / retorno, esta janela é movida para cima e para baixo da pilha de registro. Cada janela tem 8 registos locais e ações 8 registros com cada uma das janelas adjacentes. Os registros compartilhados são usados para passar parâmetros de função e retornando valores, e os registros locais são usados para reter valores locais de toda a chamadas de função.
 O "Scalable" em SPARC vem do fato de que a especificação SPARC permite implementações de escala de processadores embarcados através processadores para servidores grandes, todos compartilhando o mesmo conjunto de instruções núcleo não privilegiado. Um dos parâmetros arquitetônicos que escala é o número de janelas de registro implementadas; a especificação permite que de três a 32 janelas para ser implementada, então a implementação pode escolher para implementar todos os 32 para fornecer a máxima eficiência de pilha de chamadas, ou para implementar apenas três a reduzir o custo e complexidade do design, ou para implementar algum número entre eles. Outras arquiteturas que incluem recursos de ficheiro de registos semelhantes incluem Intel i960, IA-64 e AMD 29000.
 Na versão 8 do SPARC, o arquivo de registro de ponto flutuante tem 16 registros de precisão dupla. Cada um deles pode ser usado como dois registradores de precisão simples, fornecendo um total de 32 registradores de precisão simples. Um par de números ímpar-par de registradores de precisão dupla pode ser usado como um registrador de precisão quádrupla, permitindo assim 8 registradores de precisão quádrupla. O SPARC Versão 9 adicionou mais 16 registros de precisão dupla (que também podem ser acessados ​​como 8 registros de precisão quádrupla), mas esses registros adicionais não podem ser acessados ​​como registros de precisão simples. Nenhuma CPU SPARC implementa operações de precisão quádrupla em hardware a partir de 2004. As instruções de adição e subtração marcadas executam adições e subtrações em valores, verificando se os dois bits inferiores de ambos os operandos são 0 e estouro de relatório se não forem. Isso pode ser útil na implementação do tempo de execução para ML, Lisp e linguagens semelhantes que podem usar um formato de número inteiro marcado.
 O endianness da arquitetura SPARC V8 de 32 bits é puramente big-endian. A arquitetura SPARC V9 de 64 bits usa instruções big-endian, mas pode acessar dados na ordem de bytes big-endian ou little-endian, escolhidos no nível de instrução do aplicativo (carga-armazenamento) ou no nível da página de memória (por meio de um Configuração MMU). O último é frequentemente usado para acessar dados de dispositivos inerentemente little-endian, como aqueles em barramentos PCI.
HISTÓRIA 
Em meados de 1987, a Sun Microsystems resolver projetar sua própria CPU tendo como base o projeto RISC II da Universidade da Califórnia em Berkeley. Surgiu o SPARC (Scalable Processor Architecture, que significa Arquitetura de Processadores Escaláveis). Essa nova CPU, tornou-se a base do ‘Sun-4’ e em pouco tempo de todos os projetos da Sun Microsystems.
 Inicialmente a SPARC era uma máquina com endereços e registradores de 32 bits funcionando em 36 MHz. Possuía 3 formatos de instruções com somente 55 instruções no total. Continha também uma unidade de ponto flutuante adicionando mais 14 instruções. A arquitetura passou por duas grandes revisões. A primeira delas foi em 1990, com a publicação da SPARC Versão 8(V8). As principais mudanças em relação à Versão 7 foram à adição de instruções de multiplicação e divisão de inteiros, e a atualização da aritmética de ponto flutuante que era de 80 bits “precisão estendida “e passou a ser de 128 bits “quad-precision”. O processador SPARC V8, serviu de base para o padrão IEEE 1754-1994, um padrão IEEE para uma arquitetura de microprocessador de 32 bits.
 A segunda grande modificação foi o desenvolvimento da arquitetura SPARC (V9). A nona versão possuía endereços de 64 bits e registradores de 64 bits. A primeira estação de trabalho a implementar essa versão foi a UltraSPARC lançada em 1994. A UltraSPARC era retro compatível, ou seja, era compatível binária com as de 32 bits existentes. 
 A UltraSPARC surgiu com o intuito de manipular imagens, vídeos e outros arquivos multimídia, diferentemente das máquinas anteriores que foram projetadas para executar programas como processadores de textos e planilhas. Além de se tornar uma arquitetura de 64 bits, outras 23 instruções surgiram incluindo as VIS (Visual Instruction Set) que eram destinadas a aumento tamanho de imagens, gira-las e algumas para compreensão e descompressão de vídeos em tempo real. Além disso, a UltraSPARC visou aplicações de grandes servidores.
Em 2002 a Sun e a Fujitsu lançaram a Joint Programming Specification 1-JPS1 (Especificação de programação conjunta 1) descrevendo as funções de processador que foram identicamente implementadas nas CPUs de ambas as empresas. As primeiras CPUs seguindo a JPS1 foram a UltraSPARC III pela Sun e a SPARC64 V pelaFujitsu. As funcionalidades que não estão contidos no JPS1 são documentadas para cada processador em "Suplementos de Implementação".
No início de 2006, a Sun lançou uma especificação de arquitetura estendida, Arquitetura UltraSPARC 2005. Nela, incluiu a maioria das partes privilegiadas do SPARC V9, e também todas as extensões de arquiteturas desenvolvidas através das gerações de processadores de UltraSPARC III, IV, IV +. Arquitetura UltraSPARC 2005 inclui extensões padrão da Sun e continua a ser compatível com a especificação completa SPARC V9 Nível 1.
http://www.pt.w3ki.com/kdbplus/sparc.html