Atividade 2 (A2) - Arquitetura de Computadores e Microprocessadores

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Iniciado em quarta, 17 mai 2023, 19:34
Estado Finalizada
Concluída em quarta, 17 mai 2023, 19:49
Tempo
empregado
15 minutos 4 segundos
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Questão 1
Correto
Atingiu 1,00 de 1,00
Questão 2
Correto
Atingiu 1,00 de 1,00
Na manipulação da memória cache, poderão ocorrer dois eventos como resposta a uma demanda originada pelo processador: miss e
hit. Um miss ocorre quando o item demandado não se encontra na cache, e um “ hit” ocorre quando o item se encontra na cache.
Para esta questão, suponha que uma cache contenha oito linhas; utilize mapeamento do tipo memória associativa; e adote, como
mecanismo de substituição de blocos, o LRU ( least recently used– em português, menos recentemente usada). Suponha, ainda, que,
inicialmente, a cache esteja vazia; e que os blocos serão demandados de acordo com a seguinte ordem: 10; 4; 2; 3; 6; 2; 3; 8; 3; 5; 8.
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o �m da sequência de utilização dos
blocos.
a. 7; 4.
b. 8; 3.
c. 3; 4.
d. 4; 3.
e. 4; 7.
Nos sistemas de memória, a organização dos blocos armazenados é denominada mapeamento. Sendo mais especí�co em relação à
cache, o mapeamento envolve as políticas e os mecanismos que possam direcionar o bloco dentro da cache; e, consequentemente,
como localizá-lo em futuras demandas.
Ainda quanto à cache, existem três tipos de mapeamento: memória associativa, mapeamento direto e conjunto associativo. No
mapeamento direto e no conjunto associativo, cada bloco tem, exatamente, uma única posição (linha) para ser armazenado.
Para esta questão, suponha uma memória composta por oito linhas que receberá os seguintes blocos: 33, 28, 47 e 10.
Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os blocos.
a. 2; 4; 6; 1.
b. 1; 4; 7; 2.
c. 1; 2; 3; 4.
d. 2; 5; 7; 3.
e. 4; 1; 7; 2.
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Questão 3
Correto
Atingiu 1,00 de 1,00
Questão 4
Correto
Atingiu 1,00 de 1,00
O mapeamento do tipo conjunto associativo representa uma fusão da memória associativa com o mapeamento direto. Como suas
principais vantagens, podemos citar uma maior e�ciência em relação ao mapeamento direto e uma complexidade de hardware mais
baixa em relação à memória associativa.
Para esta questão, suponha uma memória cache vazia composta por oito linhas do tipo 2-way set associative, que utiliza o mecanismo
LRU para a substituição dos blocos. Suponha, ainda, que serão demandados os blocos de acordo com a seguinte ordem: 10; 4; 2; 3; 18;
2; 3; 12; 3; 2; 4; 18.
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o �m da sequência de utilização dos
blocos,
a. 5; 8.
b. 6; 7.
c. 8; 5.
d. 7; 6.
e. 4; 7.
Um computador é composto por vários níveis de memória. Cada nível de memória apresenta as suas particularidades em relação à
capacidade de armazenamento, ao tempo de acesso, à complexidade do circuito e ao custo de implementação. Para esta questão,
numere os tipos de memória abaixo apresentados, iniciando, com o valor 1, pela memória que estiver mais próxima ao processador
dentro de um computador normalmente vendido:
(_) Pendrive USB;
(_) GPR;
(_) SRAM;
(_) DDR4.
Assinale a alternativa que apresente a sequência correta.
a. 2; 4; 1; 3.
b. 1; 2; 3; 4.
c. 4; 3; 2; 1.
d. 2; 1; 4; 3. 
e. 3; 4; 1; 2.
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Questão 5
Correto
Atingiu 1,00 de 1,00
Questão 6
Correto
Atingiu 1,00 de 1,00
Nos computadores atuais, denominamos chipset o conjunto de todos os processadores auxiliares do gerenciamento da comunicação
entre os dispositivos conectados à placa. Entendem-se, por dispositivos, todos aqueles que fazem parte do nó computacional:
processamento, módulos de memória e unidade de I/O.
O gerenciamento da comunicação envolve as políticas de acesso aos canais de comunicação, de modo a garantir justiça, segurança e
e�ciência. Em tais chipsets. aparece uma classi�cação de ponte norte e de ponte sul.
Para esta questão, assinale os dispositivos a seguir com “N”, caso estejam conectados à ponte norte; e, com “S”, caso estejam
conectados à ponte sul.
(_) PCI Express.
(_) Dispositivos USB.
(_) HD SATA.
(_) Memória principal.
Selecione a alternativa que contém a sequência correta.
a. S; N; S; N.
b. N; N; S; S.
c. S; N; N; S.
d. N; S; S; N.
e. N; S; N; S.
No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma linha. O número da linha é gerado
por meio dos N bits menos signi�cativos da identi�cação do bloco, em que N é dado pela expressão N=log K (com K igual ao número
de linhas da cache).
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser armazenados os seguintes blocos: 33, 28, 47 e
10. Suponha, ainda, que o endereçamento do bloco é realizado com uma palavra de 8 bits.
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
a. 00001; 00101; 00011; 00100.
b. 00100; 00011; 00101; 00001.
c. 00101010; 00111001; 01101100; 10001010.
d. 00101; 00111; 01101; 10001.
e. 00100001; 00011100; 00101111; 00001010.
(2)
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Questão 7
Correto
Atingiu 1,00 de 1,00
A memória cache pode ser estruturada em uma das três formas seguintes: memória associativa, mapeamento direto e conjunto
associativo. O mapeamento de memória remete a como os blocos poderão estar distribuídos; e, consequentemente, a como os blocos
demandados pelo processador poderão ser localizados na cache. O tipo de mapeamento tem consequências diretas não somente em
relação à forma de implementação, mas, também, em relação à sua e�ciência.
Para esta questão, analise as a�rmativas a seguir, assinalando, com “V”, aquela(s) que você julgar ser verdadeira(s) e, com “F”, a(s) que
avaliar ser falsa(s).
(_) O conjunto associativo atenua os problemas da cache implementada com mapeamento direto, pois possibilita que dois ou mais
blocos de mesma característica estejam armazenados, concomitantemente, na memória cache.
(_) No mapeamento direto, armazenam-se todos os bits que compõem o campo de referência do bloco, pois isso facilita a manipulação
do decodi�cador de linha.
(_) Memórias associativas são, geralmente, empregadas em caches L3, devido à sua alta e�ciência, atenuando os acessos ao próximo
nível da hierarquia de memória, queé representado pela memória principal.
(_) Memórias associativas tendem a ter menor capacidade de armazenamento, devido à sua complexidade de hardware, que é
composto por comparadores paralelos aos circuitos de seleção.
Selecione a alternativa que contém a sequência correta.
a. V; F; V; F.
b. V; F; F; V.
c. F; V; F; V.
d. V; V; F; V.
e. F; V; V; F.
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Questão 8
Correto
Atingiu 1,00 de 1,00
Para que possamos caracterizar os barramentos de modo a permitir, ainda, comparações entre vários modelos, temos que levantar as
suas descrições técnicas ou métricas computacionais. Tais métricas envolvem as questões físicas, de gerenciamento e de desempenho.
Para esta questão, suponha as seguintes métricas:
I – largura do barramento: inerente ao tamanho das palavras trafegadas;
II – topologia – organização física do barramento;
III – arbitragem – modo gerenciamento do barramento;
IV – throughput– vazão do �uxo no barramento.
Relacione as métricas acima com as informações relacionadas abaixo:
(_) descentralizada, baseada em token;
(_) 32 bits;
(_) 10 Gbps;
(_) anel.
Agora, selecione a alternativa que contém a sequência correta.
a. 3; 1; 2; 4.
b. 1; 3; 4; 2.
c. 3; 1; 4; 2.
d. 4; 1; 3; 2.
e. 3; 4; 1; 2.
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Questão 9
Correto
Atingiu 1,00 de 1,00
Questão 10
Correto
Atingiu 1,00 de 1,00
A técnica denominada pipeline consiste em tentar antecipar o início de uma nova instrução antes que a instrução anterior não tenha
sido completada.
Porém, poderão acontecer alguns con�itos: por exemplo, uma instrução pode necessitar da transferência de operandos a partir da
memória, enquanto outra pode demandar a gravação na memória. Outro exemplo de con�ito é a necessidade da carga, a partir da
memória, de uma nova instrução a ser executada, embora a memória esteja ocupada, atendendo a uma instrução anterior (leitura ou
gravação de operandos). Abaixo, assinale, com “S” (sim), a(s) sugest(ão)ões que você julgue que atenua(m) esses con�itos; e, com “N”,
aquela(s) que não interfere(m) nos con�itos:
( ) (i) aumentar o tamanho da memória cache;
( ) (ii) dividir a memória cache L1 em duas unidades: uma L1 de instruções e uma L1 de dados;
( ) (iii) mudar a forma de mapeamento da memória cache;
( ) (iv) inserir um bu�er entre o processador e a cache, para receber a informação a ser gravada no sistema de memória.
Selecione a opção que apresente a sequência assinalada.
a. S; S; N; N.
b. N; N; S; S.
c. N; S; N; N.
d. S; N; S; N.
e. N; S; N; S.
Barramentos são dispositivos que visam à interconexão dos módulos presentes no nó computacional. Podem estar localizados tanto
internamente a um microprocessador e a um microcontrolador quanto em estruturas externas.
Para a utilização do barramento ou pelo processador ou pelos dispositivos de I/O, é necessária uma sincronização de acesso, de forma
que, em determinado momento, haja apenas um �uxo de informações ativado. Tal sincronização é denominada arbitragem e pode ser
realizada de forma distribuída ou centralizada (por meio do árbitro do barramento).
Preencha as lacunas do texto a seguir.
Barramentos baseados em ____ são exemplos de arbitragem ____, em que o tempo para a utilização do canal é determinístico e pode
ser de�nido pela quantidade de nós conectados. Por sua vez, barramentos cuja política de acesso é baseada em ____ são exemplos de
arbitragem ____.
Selecione a alternativa que contém a sequência correta.
a. Spool; distribuída; tokens; centralizada.
b. Tokens; distribuída; spool; centralizada.
c. Tokens; centralizada; spool; distribuida.
d. Spool; centralizada; tokens; distribuída.
e. Daisy-chain; centralizada; spool; centralizada.
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