ARQ DE COMPUTADORES E MICROPROCESSADORES - ATIVIDADE 2

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Pergunta 1
· 1 em 1 pontos
	
	
	
	Na manipulação da memória cache, poderão ocorrer dois eventos como resposta a uma demanda originada pelo processador: miss e hit. Um miss ocorre quando o item demandado não se encontra na cache, e um “ hit” ocorre quando o item se encontra na cache.
Para esta questão, suponha que uma cache contenha oito linhas; utilize mapeamento do tipo memória associativa; e adote, como mecanismo de substituição de blocos, o LRU ( least recently used – em português, menos recentemente usada). Suponha, ainda, que, inicialmente, a cache esteja vazia; e que os blocos serão demandados de acordo com a seguinte ordem: 10; 4; 2; 3; 6; 2; 3; 8; 3; 5; 8.
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da sequência de utilização dos blocos.
Resposta Selecionada:
 
7; 4.
Resposta Correta:
 
7; 4.
Comentário da resposta:
Resposta correta: você realizou, corretamente, a substituição dos blocos de acordo com o LRU e não se esqueceu de contar as demandas iniciais dos quatro primeiros blocos (quando a cache estava vazia) que ocasionaram o evento miss.
	
	
	
	
Pergunta 2
· 1 em 1 pontos
	
	
	
	A técnica denominada pipeline consiste em tentar antecipar o início de uma nova instrução antes que a instrução anterior não tenha sido completada.
Porém, poderão acontecer alguns conflitos: por exemplo, uma instrução pode necessitar da transferência de operandos a partir da memória, enquanto outra pode demandar a gravação na memória. Outro exemplo de conflito é a necessidade da carga, a partir da memória, de uma nova instrução a ser executada, embora a memória esteja ocupada, atendendo a uma instrução anterior (leitura ou gravação de operandos). Abaixo, assinale, com “S” (sim), a(s) sugest(ão)ões que você julgue que atenua(m) esses conflitos; e, com “N”, aquela(s) que não interfere(m) nos conflitos:
 
( ) (i) aumentar o tamanho da memória cache;
( ) (ii) dividir a memória cache L1 em duas unidades: uma L1 de instruções e uma L1 de dados;
( ) (iii) mudar a forma de mapeamento da memória cache;
( ) (iv) inserir um buffer entre o processador e a cache, para receber a informação a ser gravada no sistema de memória.
 
Selecione a opção que apresente a sequência assinalada.
Resposta Selecionada:
 
N; S; N; S.
Resposta Correta:
 
N; S; N; S.
Comentário da resposta:
Resposta correta: realmente, para contribuir com a redução dos conflitos, deve-se aumentar o número de canais entre a cache e o processador; e, ainda, alterar o circuito para melhorar a eficiência em relação à manipulação mais demorada da cache – a operação de escrita na memória. Para aumentar os canais, pode-se dividir a cache em duas: a cache de instruções e a cache de dados. Para focar a operação de gravação, o buffer fará com que o canal seja liberado, podendo ser utilizado para uma leitura enquanto a gravação ainda estiver pendente.
	
	
	
	
Pergunta 3
· 0 em 1 pontos
	
	
	
	Para a utilização do barramento e de alguns dispositivos de I/O ( Input/ Output – em português, entrada/saída); e, também, de serviços baseados em conexão das redes de comunicação de dados, adota-se um mecanismo denominado handshake. Com o handshake, garante-se que ou o dispositivo ou o canal poderá ser utilizado por aquele que conseguiu fechar a conexão.
Para esta questão, sequencie as etapas listadas a seguir, do ponto de vista do solicitante da conexão, de acordo com a ordem em que ocorrem.
 
(_) Envio de um sinal de requisição de uso (REQ).
(_) Envio de um sinal ACK.
(_) Espera de um sinal de concessão de uso (ACK).
(_) Envio das informações.
 
Selecione a alternativa que contém a sequência correta.
Resposta Selecionada:
 
3; 1; 2; 4.
Resposta Correta:
  1; 3; 2; 4.
Comentário da resposta:
Resposta incorreta: sugerimos que faça a releitura do e-book. Reflita sobre a função de um handshake. Pense que, em um ambiente computacional, o barramento pode estar ocupado no momento da requisição. Pense que se deve verificar a sua disponibilidade antes da sua efetiva utilização.
	
	
	
	
Pergunta 4
· 1 em 1 pontos
	
	
	
	Barramentos são dispositivos que visam à interconexão dos módulos presentes no nó computacional. Podem estar localizados tanto internamente a um microprocessador e a um microcontrolador quanto em estruturas externas.
Para a utilização do barramento ou pelo processador ou pelos dispositivos de I/O, é necessária uma sincronização de acesso, de forma que, em determinado momento, haja apenas um fluxo de informações ativado. Tal sincronização é denominada arbitragem e pode ser realizada de forma distribuída ou centralizada (por meio do árbitro do barramento).
Preencha as lacunas do texto a seguir.
 
Barramentos baseados em ____ são exemplos de arbitragem ____, em que o tempo para a utilização do canal é determinístico e pode ser definido pela quantidade de nós conectados. Por sua vez, barramentos cuja política de acesso é baseada em ____ são exemplos de arbitragem ____.
 
Selecione a alternativa que contém a sequência correta.
Resposta Selecionada:
 
Tokens; distribuída; spool; centralizada.
Resposta Correta:
 
Tokens; distribuída; spool; centralizada.
Comentário da resposta:
Resposta correta: a arbitragem de um barramento indica se existe ou não uma entidade centralizada gerenciadora. No caso de arbitragem distribuída baseada em tokens, a permissão é feita pelo envio da mensagem de token de forma circular. Sendo assim, o tempo para a liberação de uso pode ser determinado pelo número de dispositivos conectados ao barramento. Por outro lado, na técnica de spool, cabe ao árbitro (centralizado) verificar, de forma circular, as demandas dos nós conectados.
	
	
	
	
Pergunta 5
· 1 em 1 pontos
	
	
	
	O sistema de memória de um nó computacional apresenta uma hierarquia que separa os módulos de memória em função de sua localização e de suas funcionalidades. Para cada nível da hierarquia, é possível associar, dentre outras coisas, modelos de mapeamento com tecnologias distintas de fabricação. Como exemplos, podemos empregar memórias SRAM e DRAM em níveis específicos da hierarquia de memória; e projetar memórias com estruturações distintas, para permitir uma maior eficiência de acesso.
Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que considerar falsa(s).
(_) Memórias cache são, geralmente, implementadas com SDRAM, pelo fato de serem estáticas.
(_) Memórias derivadas de DRAM apresentam maior densidade de bits por área, porém são mais lentas, devido ao ciclo de refresh.
(_) Memórias, geralmente, são organizadas na forma matricial, para propiciar um hardware menos complexo dos decodificadores de linhas/colunas em relação aos decodificadores das memórias lineares.
(_) Os módulos de memória fazem interface com o processador por meio dos barramentos, que alimentam os registradores GPR do processador diretamente.
Assinale a alternativa que contém a sequência que você avalie ser correta.
Resposta Selecionada:
 
F; V; V; F.
Resposta Correta:
  F; V; V; F
Comentário da resposta:
Resposta correta: realmente, uma das questões de as memórias caches serem mais rápidas, além de sua estruturação, é a tecnologia empregada: SRAM. As memórias SRAM, diferentemente das baseadas em DRAM, não têm ciclo de refresh. Quanto aos decodificadores de linhas/colunas, a forma matricial permite que, apesar de haver a necessidade de dois decodificadores (um para a linha e outro para a coluna), os circuitos envolvidos apresentam menor complexidade em relação aos decodificadores de memórias lineares. Isso significa que apresentam menores tempos de propagação interna de sinais e, consequentemente, podem operar em frequências mais altas. Por fim, os registradores do processador que fazem interface com o sistema de memória são o MBR ( Memory Buffer Register – em português, registrador de buffer de memória) e o MAR ( Memory Address Register – em português, registrador de endereço de memória).
	
	
	
	
Pergunta 6
· 0 em 1 pontos
	
	
	
	Nos computadores atuais, denominamoschipset o conjunto de todos os processadores auxiliares do gerenciamento da comunicação entre os dispositivos conectados à placa. Entendem-se, por dispositivos, todos aqueles que fazem parte do nó computacional: processamento, módulos de memória e unidade de I/O.
O gerenciamento da comunicação envolve as políticas de acesso aos canais de comunicação, de modo a garantir justiça, segurança e eficiência. Em tais chipsets. aparece uma classificação de ponte norte e de ponte sul.
Para esta questão, assinale os dispositivos a seguir com “N”, caso estejam conectados à ponte norte; e, com “S”, caso estejam conectados à ponte sul.
 
(_) PCI Express.
(_) Dispositivos USB.
(_) HD SATA.
(_) Memória principal.
 
Selecione a alternativa que contém a sequência correta.
Resposta Selecionada:
 
S; N; S; N.
Resposta Correta:
  N; S; S; N
Comentário da resposta:
Resposta incorreta: sugerimos que faça a releitura do e-book. Para responder a esta questão, pense nos dispositivos que devem ter maior eficiência para as demandas do processador; e, também, que, quanto mais próximo ao processador estiverem, mais alto estarão na hierarquia dos dispositivos. Associe a noção de topo aos pontos cardeais norte e sul.
	
	
	
	
Pergunta 7
· 1 em 1 pontos
	
	
	
	Para que possamos caracterizar os barramentos de modo a permitir, ainda, comparações entre vários modelos, temos que levantar as suas descrições técnicas ou métricas computacionais. Tais métricas envolvem as questões físicas, de gerenciamento e de desempenho.
Para esta questão, suponha as seguintes métricas:
 
I – largura do barramento: inerente ao tamanho das palavras trafegadas;
II – topologia – organização física do barramento;
III – arbitragem – modo gerenciamento do barramento;
IV – throughput – vazão do fluxo no barramento.
 
Relacione as métricas acima com as informações relacionadas abaixo:
 
(_) descentralizada, baseada em token;
(_) 32 bits;
(_) 10 Gbps;
(_) anel.
 
Agora, selecione a alternativa que contém a sequência correta.
Resposta Selecionada:
 
3; 1; 4; 2.
Resposta Correta:
  3; 1; 4; 2
Comentário da resposta:
Resposta correta: a largura do barramento diz respeito ao tamanho da palavra a ser trafegada no barramento. Sendo assim, a resposta deve ser em bits. A topologia se refere à disposição física dos elementos conectados – no caso da questão, a única alternativa que remete a um arranjo físico é o “anel”. A arbitragem pode ser centralizada ou descentralizada: por exemplo, uma descentralização baseada em token. Por fim, o throughput diz respeito à vazão, à quantidade de bits por unidade de tempo: por exemplo, 10 Gbps (10 giga bits por segundo).
	
	
	
	
Pergunta 8
· 1 em 1 pontos
	
	
	
	Um computador é composto por vários níveis de memória. Cada nível de memória apresenta as suas particularidades em relação à capacidade de armazenamento, ao tempo de acesso, à complexidade do circuito e ao custo de implementação. Para esta questão, numere os tipos de memória abaixo apresentados, iniciando, com o valor 1, pela memória que estiver mais próxima ao processador dentro de um computador normalmente vendido:
(_) Pendrive USB;
(_) GPR;
(_) SRAM;
(_) DDR4.
Assinale a alternativa que apresente a sequência correta.
Resposta Selecionada:
 
2; 1; 4; 3. 
Resposta Correta:
 
2; 1; 4; 3. 
Comentário da resposta:
Resposta correta: o nível mais alto da hierarquia de memória é representado pelos registradores, como os GPRs. O segundo nível é representado pela memória cache, implementada com memórias do tipo SRAM. A memória principal, geralmente implementada com memórias DDR, ocupa o terceiro nível da hierarquia de memória. Por fim, temos a memória secundária, que, no caso, é representada por um pendrive USB.
	
	
	
	
Pergunta 9
· 1 em 1 pontos
	
	
	
	A memória cache pode ser estruturada em uma das três formas seguintes: memória associativa, mapeamento direto e conjunto associativo. O mapeamento de memória remete a como os blocos poderão estar distribuídos; e, consequentemente, a como os blocos demandados pelo processador poderão ser localizados na cache. O tipo de mapeamento tem consequências diretas não somente em relação à forma de implementação, mas, também, em relação à sua eficiência.
Para esta questão, analise as afirmativas a seguir, assinalando, com “V”, aquela(s) que você julgar ser verdadeira(s) e, com “F”, a(s) que avaliar ser falsa(s).
 
(_) O conjunto associativo atenua os problemas da cache implementada com mapeamento direto, pois possibilita que dois ou mais blocos de mesma característica estejam armazenados, concomitantemente, na memória cache.
(_) No mapeamento direto, armazenam-se todos os bits que compõem o campo de referência do bloco, pois isso facilita a manipulação do decodificador de linha.
(_) Memórias associativas são, geralmente, empregadas em caches L3, devido à sua alta eficiência, atenuando os acessos ao próximo nível da hierarquia de memória, que é representado pela memória principal.
(_) Memórias associativas tendem a ter menor capacidade de armazenamento, devido à sua complexidade de hardware, que é composto por comparadores paralelos aos circuitos de seleção.
 
Selecione a alternativa que contém a sequência correta.
Resposta Selecionada:
 
V; F; F; V.
Resposta Correta:
 
V; F; F; V.
Comentário da resposta:
Resposta correta: realmente, as memórias associativas tendem a apresentar maior eficiência, mas são limitadas às caches L1, devido à sua maior complexidade (e ao seu maior custo) de implementação. Por sua vez, o conjunto associativo mescla as vantagens do mapeamento direto e do conjunto associativo.
	
	
	
	
Pergunta 10
· 1 em 1 pontos
	
	
	
	No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma linha. O número da linha é gerado por meio dos N bits menos significativos da identificação do bloco, em que N é dado pela expressão N=log (2)K (com K igual ao número de linhas da cache).
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser armazenados os seguintes blocos: 33, 28, 47 e 10. Suponha, ainda, que o endereçamento do bloco é realizado com uma palavra de 8 bits.
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
Resposta Selecionada:
 
00100; 00011; 00101; 00001.
Resposta Correta:
  00100; 00011; 00101; 00001
Comentário da resposta:
Resposta correta: você se lembrou de que, no mapeamento direto e no conjunto associativo, podem ser desprezados, na geração das tags, os N bits menos significativos. Dessa forma, no caso desta questão, as tags são formadas apenas por 5 bits.