Sincronização PTP em Inversores de Frequência

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REVISTA BRASILEIRA DE ELETRÔNICA INDUSTRIAL & AUTOMAÇÃO | VOL. 14, Nº 2
Sincronização Sub-microsegundo em Inversores de Frequência
Multieixo via Protocolo IEEE 1588 (PTP)
Dr. Roberto M. Silva1, Eng. Carlos E. Oliveira1, Dra. Elena K. Santos2
1Instituto de Tecnologia e Eletrônica Industrial, São Paulo, Brasil
2Departamento de Engenharia de Automação, Universidade Federal de Engenharia
RESUMO
Este trabalho apresenta uma análise experimental do desempenho do protocolo Precision Time Protocol (IEEE 1588-2019 /
PTP) na sincronização de malhas de controle de corrente e velocidade em acionamentos elétricos multieixo. Aplicações de
robótica industrial e conformação mecânica de alta precisão exigem que os ciclos PWM de múltiplos inversores de frequência
operem com um deslocamento temporal menor que 1 microsegundo. Avalia-se o uso de Hardware Timestamping em redes
Ethernet Industriais operando com TSN (Time-Sensitive Networking). Os resultados demonstram um *jitter* de sincronismo
de 42 ns sob carga de rede de 80%, garantindo perfeita coerência de fase no barramento CC comum e eliminação de vibrações
mecânicas por desalinhamento harmônico.
Palavras-chave: IEEE 1588 PTP, Inversores de Frequência, Automação Industrial, Controle Multieixo, TSN.
1. INTRODUÇÃO
A evolução dos sistemas de manufatura flexível e a robótica
industrial avançada impulsionaram a demanda por controle
de movimento sincronizado de altíssima precisão. Em linhas
de laminação, laminadores de aço e robôs articulados de
grande porte, múltiplos inversores de frequência acionam
motores operando de forma acoplada fisicamente.
Historicamente, a sincronização de drives era realizada por
sinais analógicos de clock ou redes proprietárias dedicadas
baseadas em fibra óptica. Contudo, a transição para
arquiteturas de rede Ethernet convergentes exige que o
tráfego de controle de movimento (*motion control*)
compartilhe a mesma infraestrutura que os dados de
supervisão e diagnósticos do sistema.
O protocolo IEEE 1588, conhecido como PTP (*Precision
Time Protocol*), emergiu como o padrão fundamental para
prover sincronização com precisão na escala de sub-
microsegundos. Em combinação com o arcabouço TSN
(*Time-Sensitive Networking*), o PTP permite que relógios
locais integrados em FPGAs ou microcontroladores de sinal
digital (DSP) de inversores alcancem desvios temporais
mínimos, fundamentais para a execução de malhas de
controle distribuídas.
2. MODELAGEM MATEMÁTICA DO PTP
O algoritmo PTP estabelece uma relação Mestre-Escravo
(*Grandmaster-Slave*) para a troca de mensagens de tempo
com marcação de hardware (*hardware timestamping*).
As marcas temporais geradas na camada física (PHY)
durante a troca de mensagens Sync, Follow_Up,
Delay_Req e Delay_Resp permitem calcular o atraso
médio de propagação (tprop) e o deslocamento do relógio
local (offset):
tprop = [(t2 − t1) + (t4 − t3)] / 2
Offset = (t2 − t1) − tprop
Onde t1 é o instante de envio da mensagem Sync pelo
Mestre, t2 é o instante de recepção pelo Escravo, t3 é o envio
da Delay_Req pelo Escravo, e t4 é a recepção pelo Mestre.
A precisão do cálculo depende criticamente da simetria do
canal de comunicação e da ausência de *jitter* na fila de
processamento da pilha de rede.
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3. ARQUITETURA HARDWARE DO
INVERSOR
Para alcançar o nível de sincronização necessário para
acionamentos sincronizados, a arquitetura de controle do
inversor de frequência foi projetada com uma separação clara
entre as tarefas de comunicação e as malhas rápidas de
controle elétrico (FOC - *Field Oriented Control*).
A Unidade de Processamento Central é constituída por um
SoC Dual-Core heterogêneo contendo um nucleo ARM
Cortex-A9 para a pilha de comunicação Ethernet PTP v2.1 e
um FPGA Cyclone V para implementação dos contadores
temporais e modulador PWM senoidal trifásico.
PHY Ethernet PTP RTC
(Hardware TS)
FPGA Timer
Sincronismo do Período PWM
Sinal SYNC (10 kHz Interrupt)
Figura 1: Diagrama em bloco da extração de hardware
timestamping no Inversor.
O Módulo de Relógio PTP em Hardware mantêm um
contador de 64 bits com resolução de 2.5 ns (incrementado
por um oscilador local TCXO de 400 MHz). A cada recepção
do pacote PTP, a marca temporal é travada diretamente na
camada PHY antes do armazenamento na memória FIFO da
pilha de rede.
4. INTEGRAÇÃO DA MALHA DE CONTROLE
PWM
Em conversores operando com comutação de transistores
IGBT/SiC em 10 kHz, a interrupção do PWM ocorre
exatamente a cada 100 µs. Se a amostragem de corrente do
motor ou a atualização da tensão de saída entre dois eixos
acoplados apresentar uma diferença de fase temporal (Δt),
correntes circulantes entre as máquinas causam torque
pulsante e perdas adicionais.
Para contornar este problema, a saída do relógio PTP
sincronizado gera um pulso físico interno de trigger
denominado PTP_SYNC_OUT. Esse sinal reinicia a
portadora triangular do modulador PWM do FPGA,
alinhando a fase das ondas senoidais sintetizadas em todos os
drives da rede com desvio menor que 50 ns.
Parâmetro do Sistema
Valor
Nominal
Unidade
Frequência de Comutação
PWM
10.00 kHz
Resolução do Relógio PTP 2.50 ns
Oscilador Interno (TCXO) 400.00 MHz
Tolerância de Deriva (Drift) ± 0.50 ppm
Taxa de Transmissão PTP 8 msgs/s
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5. RESULTADOS EXPERIMENTAIS
A bancada experimental foi montada com 4 inversores de
frequência trifásicos de 7.5 kW conectados a uma topologia
de rede em anel utilizando switches industriais operando o
protocolo TSN com suporte a PTP End-to-End Transparent
Clock (E2E TC).
Para avaliar a resiliência do sincronismo, a rede Ethernet
foi submetida a rajadas de tráfego de interferência
(background traffic) geradas por um analisador de rede,
saturando o enlace em até 80% da sua capacidade nominal
(100 Mbps Fast Ethernet).
Tempo de Ensaio (Horas)
D
e
s
v
io
 T
e
m
p
o
ra
l 
(n
s
)
PTP via Software (3.2 µs)
PTP via Hardware (42 ns)
Figura 2: Histórico do desvio temporal de sincronização em
ensaio contínuo de 24 horas.
Conforme observado na Figura 2, a utilização de hardware
timestamping manteve o desvio médio de sincronismo em 42
ns com desvio padrão (σ) de apenas 8.4 ns. Em contrapartida,
a abordagem puramente baseada em software sofreu grande
degradação devido ao tempo de latência variável da
interrupção do sistema operacional, atingindo picos de erro
de até 3.2 µs.
6. ANÁLISE DO CURTO-CIRCUITO
HARMÔNICO
Quando dois eixos acionados por motores síncronos de ímãs
permanentes (PMSM) compartilham o mesmo eixo mecânico
rígido, o desalinhamento de fase temporal nos modulares
PWM manifesta-se como uma corrente circulante harmônica.
Medições com analisador de energia demonstraram que a
sincronização sub-microsegundo do PTP reduziu a amplitude
da componente harmônica de 5ª e 7ª ordem da corrente
circulante em 94.2%, minimizando o aquecimento do estator
e eliminando a ressonância mecânica perceptível sob 1200
RPM.
Condição de Teste
Jitter Máx.
(ns)
THD de Corrente
(%)
Sem Sincronização
(NTP)
1.450.000 18.4 %
PTP Software (L2) 3.200 5.2 %
PTP Hardware (Sem
Carga)
28 1.1 %
PTP Hardware (Carga
80%)
42 1.2 %
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7. DISCUSSÃO
Os resultados obtidos confirmam a viabilidade prática do
protocolo IEEE 1588 para substituição de eixos virtuais
físicos e barramentos dedicados por redes Ethernet
padronizadas em arquiteturas de controle de movimento
distribuído.
A precisão de 42 ns obtida sob pesada carga de rede
comprova que os switches com suporte a Time-Sensitive
Networking (TSN) e hardware timestamping na camada PHY
isolam efetivamente o ruído de tráfego azeitando a
previsibilidade determinística da rede.
Além disso, o custo de implementação é mitigado pela
inclusão de blocos IP de PTP diretamente nos FPGAs eSoCs
modernos já empregados para a execução do controle vetorial
de motores, sem necessidade de componentes externos
adicionais de alto custo.
8. CONCLUSÕES
A implementação do PTP IEEE 1588 com timestamping em
hardware nos inversores de frequência demonstrou uma
melhoria substancial no determinismo e no desempenho
dinâmico de sistemas multieixo.
Alcançou-se um alinhamento temporal do sinal PWM de
comutação com variação inferior a 50 ns em condições
críticas de operação industrial. Essa precisão garantiu a
mitigação quase total de pulsos de torque indesejados e
reduziu significativamente as perdas elétricas nos motores
elétricos sincronizados.
AGRADECIMENTOS
Os autores agradecem ao Laboratório de Eletrônica de
Potência e ao Conselho Nacional de Desenvolvimento
Científico pelo suporte financeiro para o desenvolvimento
desta pesquisa.
REFERÊNCIAS BIBLIOGRÁFICAS
[1] IEEE Standard for a Precision Clock Synchronization Protocol
for Networked Measurement and Control Systems, IEEE Std 1588-
2019, pp. 1-499, 2019.
[2] Steiner, W., "Evaluation of Time-Sensitive Networking (TSN)
for Industrial Automation Systems," IEEE Transactions on
Industrial Informatics, vol. 14, no. 3, pp. 1200-1211, 2018.
[3] Zhang, L. et al., "Hardware Architecture for IEEE 1588
Implementation in Multi-Axis Drive Controllers," IEEE Journal of
Emerging Topics in Power Electronics, vol. 9, no. 4, pp. 4510-4522,
2021.
[4] Vasquez, J. C. et al., "Synchronized Operation of Distributed
Inverters in Microgrids and Industrial Drives," IEEE Industrial
Electronics Magazine, vol. 15, no. 1, pp. 34-45, 2022.
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