aulas teóricas 09 a 16 2017

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1 
 
 
 
ESCOLA DE CIÊNCIAS EXATAS E DA 
COMPUTAÇÃO 
 ENGENHARIA DE COMPUTAÇÃO 
 CIÊNCIA DA COMPUTAÇÃO 
 
 
 
 
Sistemas Digitais para 
Computação 
 
 
 
AULAS TEÓRICAS 
 
 
09 a 16 
 
 
 
Prof. MSc. Mário Oliveira Orsi 
Prof . MSc. Carlos Alexandre Ferreira de Lima 
 
2017 
Cod. Disc: CMP1090 TURMA: _______ GRUPO:_______ 
 
 
NOME:________________________________matricula: 
 
 
 
 2 
• Função XOR:
Características XOR: 
• duas entradas
• saída = 1 somente se 
entradas forem de 
níveis diferentes
0
1
1
0
A B S
0 0
0 1
1 0
1 1
A B
A.B + A.B
A + B
A B XOR
A
A.B
A.B + A.B
A.B
B
Sistemas Digitais Roteiro da 9 
a
 aula 
 
Referência ao Programa: Circuitos Combinacionais 
 
 Funções XOR e XNOR 
 Circuitos de Geração e teste de paridade 
 Bit de Paridade 
 Geradores e Verificadores de Paridade 
 Circuitos True/Complement (Transparente/Complem) 
 
 
Referência Livro Texto: Capítulo 4 – 4.6 a 4.8 
 
Objetivo: apresentar Funções XOR e XNOR; Bit de Paridade; Geradores e Verificadores de Paridade; 
Habilitar (ENABLE) / Desabilitar ; Circuitos True / complement e apresentar os Sistemas Posicionais 
Binário, Decimal e Hexadecimal; Conversões entre sistemas 
 
Atividades 
 Apresentar os conceitos e exemplos 
 
CIRCUITOS COMBINACIONAIS 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 3 
• Função XNOR:
Características XNOR: 
• duas entradas
• saída = 1 somente se 
entradas forem Iguais 
1
0
0
1
A B S
0 0
0 1
1 0
1 1
A B XNOR
A
A.B
B A.B + A.B
A.B
A B
A.B + A.B
A + B
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
APLICAÇÃO DE FUNÇÃO XOR: 
 
 Circuitos Geradores e Verificadores de paridade: São utilizados para detectar 
erros na transmissão de dados 
 
 
 
 
 
 
 
 
 
 
 
 
 
Principio de Funcionamento: 
 
Paridade par: numero par de entradas está em 1 Gera saída 0 
 
Paridade impar: numero impar de entradas está em 1 Gera saída 1 
 
A B C D S
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Sistemas Digitais: Princípios e 
Aplicações
Ronald J. Tocci e Neal S. 
Widmer
Capítulo 2
Prentice Hall
Sistemas Digitais: Princípios e 
Aplicações
Ronald J. Tocci e Neal S. 
Widmer
Capítulo 2
Prentice Hall
FIGURA 2-2 Exemplo de um erro causado
por um ruído em uma transmissão digital.
 
 4 
TRANSMISSOR 
 
Circuito gerador de paridade: 
 
Gera o Bit de paridade “P” Transmitido para o receptor (rx) junto com os dados originais 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
RECEPTOR 
 
 
Circuito verificador de paridade 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 Saída = erro  se um numero impar de 1s ocorrer nas entradas 
Indica que ocorreu um erro simples em um bit 
 
 
Dados 
Verificador de paridade 
P 
A 
B 
C 1 = erro 
D 0 = sem erro 
recebidos 
do 
transmissor 
 A C D gerador de paridade 
paridade 
P rx 
rx 
rx 
rx 
rx 
B 
 
 5 
Outros Exemplos: 
 
1) Saída = ? no circuito  
 
 
 
2) Saída = ? no circuito  
 
Habilita (enable) 
 
 
3) Saída = ? no circuito  
 
Não desabilita (inverte) 
 
 
4) Saída = ? no circuito 
 
 
 
 
 
Solução: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Conclusão: O circuito transmite nível alto para entradas diferentes ou transmite nível alto 
entradas iguais. 
 
 
 
 
 
 Resp 
X 
? 0 
X True X S 
? X 0 0 
1 1 
0 
Complemento 
X X S 
? 
X 0 1 
1 0 
1 
A 
B 
? 
0 1 
T / C 
X X 
0 
T 
0 
X X X 
1 
C 
1 
0 
1 
1 
0 
0 
1 
1 
0 
1 
0 
0 
1 
1 
0 
0 
1 
A 
B 
X 
A 
B 
X 
X indica se 
A e B são 
diferentes 
ou iguais 
0 0 
1 
1 
0 
1 1 
0 
A B 
T C 
S S 
0 0 
1 
1 
0 
1 1 
0 
A B 
T C 
Saída para 
S S 
 
 6 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Exercício EM SALA terminar em casa no ANEXO: esquematizar um circuito T/C com 
quatro bits A B C e D 
DESENHAR A SOLUÇÃO NA APOSTILA de exercícios ANEXO. 
 
 
 
 
• Circuito T / C com uma entrada
0
0 0
1 1
X
True ou 
Transparente
X S
T
0
0 0
1 1
X
True ou 
Transparente
X S
T
0 0
1 1
X
True ou 
Transparente
X S
T
X
True ou 
Transparente
X S
T
True ou 
Transparente
X SX S
T
0 1
1 0
Complement ou 
Complemento
X
1
X S
C
0 1
1 0
Complement ou 
Complemento
X
1
X S
C
Complement ou 
Complemento
XX
1
X SX S
C
X
• Circuito T / C com Duas entradas
0
T
0
T
1
C
1
C
AA
B
True ou 
Transparente
0
0
1
1
0
1
0
1
A
Complement ou 
Complemento
BB
AA 1
1
0
0
1
0
1
0
T C
Saídas para
0 0
1
1
0
1 1
0
A B
0 0
1
1
0
1 1
0
A B
BB
S1 S2 S1 S2S1
S2
 
 7 
Sistemas Digitais: Princípios e Aplicações
Ronald J. Tocci e Neal S. Widmer
Capítulo 4
Prentice Hall
FIGURA 4-24 
Exemplo 4-18, 
mostra como uma
porta EX-NOR 
pode ser usada
para simplificar a 
implementação de 
um circuito.
AD(B+C)AD(B+C)
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
• Exercício EM SALA terminar em casa no ANEXO: Esquematizar um circuito 
verificador de igualdade de dois num. de 4 bits. DESENHAR A SOLUÇÃO NA APOSTILA 
ANEXO. 
 
• EXEMPLO DE APLICAÇÃO NOR EXCLUSIVO 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Atividades Para Casa: Ler e Responder as questões e problemas do Capítulo 2: 2.1 a 2.4 
e Capítulo 4: 4.5 do Livro texto 
Sistemas Digitais: Princípios e Aplicações
Ronald J. Tocci e Neal S. Widmer
Capítulo 4
Prentice Hall
FIGURA 4-23 Circuito para detectar a igualdade de 
dois números binários de dois bits.
Função XNOR: aplicação
1 X1 = Y1
1 X0 = Y0
 
 8 
Sistemas Digitais Roteiro da 10 
a
 aula 
 
Referência ao Programa: Circuitos Combinacionais 
 Sistemas de Numeração e Conversões entre Sistemas. 
 
Referência Livro Texto: Capítulo 2.1 a 2.4 ; 6.1 a 6.8 
Objetivo: apresentar os Sistemas Posicionais Binário, Decimal e Hexadecimal; Conversões entre 
sistemas; Adição Binária; Números Sinalizados; Sistema de complemento a dois; Aritmética 
Hexadecimal. 
 
Atividades 
 Apresentar os conceitos e exemplos 
 
SISTEMAS NUMÉRICOS 
 
 Exemplos de representação: 
 
1) 1532 d = 1000 + 500 + 30 + 2 
 
 1532 d = 1 x 103 + 5 x 102 + 3 x 101 + 2 x 100 
 
2) 100110 2 = 1 x 25 + 0 x 24 + 0 x 23 + 1 x 22 + 1 x 21+ 1 x 20 
 
 
Valores Ponderados 
 
n  algarismos 
 
i  posição 
 
b  base 
 
A  algarismo 
 
Sistema Algarismos 
 
Decimal  base 10 – 0 1 2 3 4 5 6 7 8 9 
 
Hexadecimal  base 16 – 0 1 2 3 4 5 6 7 8 9 A B C D E F 
 
Octal  base 8 – 0 1 2 3 4 5 6 7 
 
Binário  base 2 – 0 1 
 
 
 
 
i
n
i
i bAN 



1
0
 
 9 
Principio do Posicionamento 
Cada b unidades de uma dada ordem ( i ) formam uma unidade de ordem i + 1 
 
 
 
 
 
 
 
 
 
 
 
Exemplo de contagem:Base 10  1,.....,9, 10, 11, ....., 20, ......, 27...... 
Base 5  1,.....,4, 10, 11, .....14, 20, ......24,30...... 
 
Conversão base 510 
102 5 = 1 x 5
2 
 + 0 x 5
1
 + 2 x 5
0
 = 27 d 
 
 10 
 1 0 1 , 1 1 
 + 2 + 5 1,5 + 
 x 2 / 2 
 
 2 4 0,75 0,5 
 
 
 5,75 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 Conversão B  D 
 
1º processo: principio do posicionamento 
 
22 21 20 2-1 2-2 
 1 0 1, 1 1 = 5,75 d 
 
1 x 2
2
 + 0 x 2
1
 + 1 x 2
0 
+ 1 x 2
-1
+ 1 x 2
-2 
 4 + 0 + 1 + 0,5 + 0,25 = 5,75 d 
 
2o processo: 
 
 
 
 
 
 
 
 
 
 11 
 
 
 Conversão H  D 
 
1º processo: principio do posicionamento 
16
2
 16
1
 16
0 
16
-1 
16
-2 
16
-3
 
1 8 F , F 3 A  1 8 F , F 3 A = 399,9516 
= 1 x 16
2
 + 8 x 16
1
 + 15 x 16
0 
+ 15 x 16
-1
+ 3 x 16
-2
+ 10 x 16
-3 
= 256 + 128 + 15 + 0,9375 + 0,0117 + 0,00244 
2º processo: 
 
 
 
 
 
 
 
 
 
 
 Conversão Decimal  Binário 
 
 
 
 
 
 
 
 
 
 
 
 
 
1º processo: divisão sucessiva pela base, até o 
quociente = 0 
 
o numero binário é formado pelos restos das 
divisões lidos do último para o primeiro (o mais 
significativo é o último resto) 
 
 
 
 
 
Conversões entre sistemas :
FIGURA 2-1 Fluxograma do 
método de divisões sucessivas na
conversão de decimal (números
inteiros) para binário. O mesmo
processo pode ser usado para
converter um inteiro decimal 
para qualquer outro sistema de 
numeração.
 15 15 10 
 1 8 F , F 3 A 
 + 24 + 399 15,2265 3,625 
 x 16 + + / 16 
 
 16 384 0,2265 0,625 
 
0,9516 
 399,9516 
 
 12 
 
 
 
Exemplo 1: 23,25 d = ( ? ) b 
 
- Parte inteira 
 
1° Processo: divisão sucessiva pela base, até o quociente =0 o numero binário é : os restos 
das divisões lidos do ultimo para o primeiro 
 
 
 
 
 
 
 
 
 
 
2° Processo: decompor em potência de 2 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Parte Fracionária 
 
1º processo: multiplicações sucessivas 
 
 0,25 d =?  0, 0 1 2 
 
 0,25 x 2 = 0 , 5 
 
 0,5 x 2 = 1 , 0 resposta: 23,25 10 = ( 10111,01 ) 2 
 
23 2
03 11 2
1 1 5 2
1 2 2
0 1 2
1 0
2310 = 1 0 1 1 1 2
i 2 
i
0 1 23 -16 = 7
1 2 7 - 4 = 3
2 4 3 - 2 = 1
3 8 1 - 1 = 0
4 16 '23
5 32 i 5 4 3 2 1 0
6 64 1 0 1 1 1
7 128 2 
i
16 4 2 1
8 256
9 512 2310 = 1 0 1 1 1 2
10 1024
 
 13 
 
 
Exemplo 2: 0,675 d = ( ? ) b 
 
 0,675 d = 0, 1 0 1 0 1 1 0 0 1 1 0 ... 2 
 
 0,675 x 2 = 1 , 35 
 0,35 x 2 = 0 , 7 
 0,7 x 2 = 1 , 4 
 0,4 x 2 = 0 , 8 
 0,8 x 2 = 1 , 6 
 0,6 x 2 = 1 , 2 
 0,2 x 2 = 0 , 4 
 0,4 x 2 = 0 , 8 
 0,8 x 2 = 1 , 6 
 0,6 x 2 = 1 , 2 
 0,2 x 2 = 0 , 4 
 
Conversão B  H (Direta) 
 
Separar de 4 em 4, e lê diretamente na tabela 
 
Exemplo 1: 1001 1111 B = 9 F H 
 
Exemplo 2: 1 0101 1010 0111 B = 15 A 7 H 
 1 5 A 7 
 
 
 
 
 
 
 
 
 
 
 
 
 
Exercício de conversão de códigos: 
H
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10 A
1 0 1 1 11 B
1 1 0 0 12 C
1 1 0 1 13 D
1 1 1 0 14 E
1 1 1 1 15 F
B
2 3 5 8 10 16
1010101101,1101 221101,2102 10220,4012 1255,6400 685,8125 2AD,D
1111,0010 120,0120 30,0430 17,1366 15,1852 F,2
1100111,0111 10211,1102 403,2200 147,3656 103,4800 67,7
111010,0101 2011,0221 213,2140 72,2400 58,3125 3A,5
101000000,1000 102212,1120 2240,2300 500,4121 320,5200 140,8
111010,1101 2011,2102 213,4012 72,6400 58,8125 3A,D
Nem sempre é possível dar exato, quantiza-se (truncando); 
E isto depende do nº de bits reservados para parte 
fracionária: 
Com 16 bits é uma boa representação. 
 
 14 
Solução da primeira linha: 
 
 
 
 
 
 
 
B  D 
 
 
 
 
 
 
D  O 
 
 
 
 
 
 
 
 
 
 
 
Outra maneira B O 
 
 
 
 
 
D  5 
 
 
 
 
 
 
 
 
 
 
 
 
 
B para Hexa
1 0 1 0 1 0 1 1 0 1 , 1 1 0 1
, DDA2
1 0 1 0 1 0 1 1 0 1 , 1 1 0 1
2 5 10 21 42 85 171 342 685 1,625 1,25 0,5
x2 `+ `+ `+ `+ `+ `+ `+ `+ `+ n/2
2 4 10 20 42 84 170 342 684 0,8125 0,625 0,25 0,5
685 , 8125
1 0 1 0 1 0 1 1 0 1 , 1 1 0 1 0 0
1 2 5 5 6 4
685 5
0 137 5
37 27 5
2 5 5
2 0 1 5
1 0
68510 = 1 0 2 2 0 5
0,8125 x 5 = 4,0625
0,0625 x 5 = 0,3125
0,3125 x 5 = 1,5625
0,5625 x 5 = 2,8125
0,8125 10 `= 0,4012 5
685,8125 10 `= 10220,4012 5
685 8
45 85 8
5 0 10 8
5 2 1 8
1 0
68510 = 1 2 5 5 8
0,8125 x 8 = 6,5
0,5 x 8 = 4,0
0,8125 10 `= 0,64 8
685,8125 10 `= 1255,64 8
 
 15 
D  3 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 Exercício em sala fazer a 5ª linha. Terminar em casa no 
ANEXO Resposta completa abaixo 
 
 
 
 
 
 
 
 
 No anexo 
 
 
 
 
 
 
 
 
 
 
 
 
 
2 3 5 8 10 16
1010101101,1101 221101,2102 10220,4012 1255,6400 685,8125 2AD,D
1111,0010 120,0120 30,0430 17,1366 15,1852 F,2
1100111,0111 10211,1102 403,2200 147,3656 103,4800 67,7
111010,0101 2011,0221 213,1240 72,2400 58,3125 3A,5
101000000,1000 102212,1120 2240,2300 500,4121 320,5200 140,8
111010,1101 2011,2102 213,4012 72,6400 58,8125 3A,D
2 3 5 8 10 16
1010101101,1101 221101,2102 10220,4012 1255,6400 685,8125 2AD,D
1111,0010 120,0120 30,0430 17,1366 15,1852 F,2
1100111,0111 10211,1102 403,2200 147,3656 103,4800 67,7
111010,0101 2011,0221 213,1240 72,2400 58,3125 3A,5
101000000,1000 102212,1120 2240,2300 500,4121 320,5200 140,8
111010,1101 2011,2102 213,4012 72,6400 58,8125 3A,D
0,8125 x 3 = 2,4375 
0,4375 x 3 = 1,3125 
0,3125 x 3 = 0,9375 
0,93755 x 3 = 2,8125 
 
0,8125 10 `= 0,2102 3 
685,8125 10 `= 221101,2102 3 
685 3
25 228 3
1 18 76 3
0 16 25,3 3
1 1 8 3
2 2 3
2 0
68510 = 2 2 1 1 0 1 3
 
 16 
Sistemas Digitais Roteiro da 11
a
 aula 
 
Referência ao Programa: Álgebra Booleana e Circuitos Lógicos 
 Simplificação por Mapeamento de Karnaugh 
 
Referência Livro Texto: Capítulo 4 – 4.5 
 
Objetivo: apresentar os Mapas de até 3 variáveis 
 
 MAPEAMENTO DE KARNAUGH 
 
Mapa de Karnaugh é um método gráfico usado para simplificar uma equação lógica ou 
converter uma tabela verdade em circuito lógico. 
 
 
 MAPA para 1 VARIÁVEL 
 
Exemplos: 
 
1) f(x) = X X = 0  
 f(x) = 0 constante 
 
 _ 
2) f(x) = X +X = 1  
 f(x) = 1 constante 
 
 
3) f(x) = X  
 f(0) = 0 f(1) = 1 
 
 _ 
4) f(x) = X  
 f(0) = 1 f(1) = 0 
 
 
 
 MAPA para 2 VARIÁVEIS 
 
 
 
 
 
 
 
 
X 0 1 
 f(0) f(1) 
X 0 1 
 0 0 
X 0 1 
 1 1 
X 0 1 
 0 1 
X 0 1 
 1 0 
 B B 
 0 1 
 
A 
 
0 
 
f(0,0) 
 
 
f(0,1) 
 
 
A 
 
1 
 
f(1,0) 
 
 
f(1,1) 
 
 
 17 
0 1
B
0
A
1
0 1
1 1
0 1
B
0
A
1
1 0
1 0
Exemplo 1 
Marcamos com um círculo e fazemos a 
Leitura das saídas = 1: unidos com OU (+) 
 
 
 
  
 
 
 
 
Exemplo 2:A B S 
0 0 1 
0 1 0 
1 0 1 
1 1 0 
 
 
Exemplo 3: 
 
A B S 
0 0 1 
0 1 1 
1 0 0 
1 1 0 
 
 
Exemplo 4: 
 
 
 
 
 
 
* Pode-se repetir uma saída em vários grupos para Simplificar 
 
Exemplo 5: 
 
 
 
 A + C 
 
A B S 
0 0 1 
0 1 0 
1 0 0 
1 1 1 
A B S 
0 0 1 
0 1 0 
1 0 1 
1 1 1 
C D S 
0 0 0 
0 1 1 
1 0 1 
1 1 1 
A . B + A . B 
B B 
0 1 
A 0 1 0 
A 1 1 0 
1) Leitura das saídas 1: unidos com OU (+) s/ agrupar 
agrupar AB + AB 
AB 
 errado 
errado 2) agrupamos os 1s adjacentes (LÓGICO) e 
 eliminamos a variável que muda 
B B Varia 
0 1 
A 0 1 1 
A 1 0 0 A 
B B 
0 1 
Varia A 0 1 0 
A 1 1 0  B 
B B 
0 1 AB+AB + AB 
A 0 1 0 
A 1 1 1 B + A 
 
 18 
0 1
B
0
A
1
1 1
1 0
Exemplo 6: 
 
A B S 
0 0 1 
0 1 1 
1 0 1 
1 1 0 
 
 
 
 
 
 
 
 
Importante: No Mapa usamos sempre a ordenação refletida 
 
Exemplos: 
 
 
 
 
 
 
 
 
 
 
 
 MAPA para 3 VARIÁVEIS 
 
Primeiro passo: montar o Mapa à partir da tabela 
 
Segundo passo: examinar o mapa para detectar os 1s que não são adjacentes a quaisquer outros1s 
 
Terceiro passo: agrupar os 1s que são adjacentes a somente outro 1 
 
Quarto passo: agrupar qualquer octeto, mesmo que contenha 1s já combinados 
 
Quinto passo: agrupar qualquer quarteto que contenha 1 ou mais 1s que ainda não tenham sido 
combinados (certificar de usar o nº mínimo de agrupamentos) 
 
Sexto passo: agrupar quaisquer outros 1s que ainda não ainda não tenham sido combinados 
(certificar de usar o nº mínimo de agrupamentos) 
 
Sétimo passo: forme a soma OU (OR) dos termos gerados por cada agrupamento 
 
ORDENAÇÃO RETA ORDENAÇÃO REFLETIDA
AB AB AB AB AB AB AB AB
0,0 0,1 1,0 1,1 0,0 0,1 1,1 1,0
f(0,0) f(0,1) f(1,0) f(1,1) f(0,0) f(0,1) f(1,1) f(1,0)
1) AB AB 2) AB AB
0,0 0,1 1,1 1,0 0,0 0,1 1,1 1,0
1 1 0 0 0 1 1 0
A B
3) AB AB AB
0,0 0,1 1,1 1,0
1 0 1 1
A + B
 
A + B 
 
 19 
1) Exemplo: 
 
1º passo 
 
 
 
 
 
 
 
 
 
 
 
 
2o passo: não tem 1s Isolados 
 
3o passo: tem dois 1s adjacentes somente a outros 1 4º passo: não tem octetos 
 
 5º passo: tem um quarteto 6º passo: todos os 1s foram agrupados 
 LEITURA: 
 
 
 
 
 
 
 
 
 
 
 
2) Exemplo: 
 
 
 
 
 
 
 
 
 
 
 
 
A B C S
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
C C 
0 1 
AB 0,0 1 0 
AB 0,1 1 1 
AB 1,1 0 1 AC + BC 
AB 1,0 0 0 
K L M S 
0 0 0 1 0 
0 0 1 0 1 
0 1 0 1 2 
0 1 1 1 3 
1 0 0 0 4 
1 0 1 1 5 
1 1 0 1 6 
1 1 1 1 7 
M M 
0 1 
KL 0,0 1 0 
KL 0,1 1 1 
KL 1,1 1 1 
KL 1,0 0 1 
M M 
0 1 
KL 0,0 0 1 
KL 0,1 2 3 
KL 1,1 6 7 
KL 1,0 4 5 
L
KM
M M 
0 1 
KL 0,0 1 0 
KL 0,1 1 1 
KL 1,1 1 1 
KL 1,0 0 1 
KM 
KM + L + KM 
M M 
0 1 
KL 0,0 1 0 
KL 0,1 1 1 
KL 1,1 1 1 
KL 1,0 0 1 
 
 20 
Exercício 1: Projetar um circuito “Detetor de Maioria” de 3 entradas 
 
 
 
 
 
 
 
 
 
 + + 
 
 
 
USANDO O MAPA 
 
 
 
 
 
 
 
 
 
Exercício 2: Projetar um circuito (tabela abaixo) usando Simplificação algébrica e Mapa 
de Karnaugh 
 
 
S = A.B.C+ A.B.C+ A.B.C+ A.B.C 
S = A.B.C+ A.B.C+ A.B.C+ A.B.C 
S = A.B.C+ A.B.C+ A.B 
S = B.C A.C A.B 
A B C S 
0 0 0 0 
0 0 1 0 
0 1 0 0 
0 1 1 1 A.B.C 111 
1 0 0 0 
1 0 1 1 A.B.C 111 
1 1 0 1 A.B.C 111 
1 1 1 1 A.B.C 111 
C C 
0 1 
AB 0,0 0 0 
AB 0,1 0 1 
AB 1,1 1 1 AB + BC + AC 
AB 1,0 0 1 
 
 21 
 
 
FIGURA 4-12 Exemplo de agrupamentos de pares de 1s adjacentes. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
EXERCÍCIO EM SALA, terminar em casa no ANEXO: Utilizando a tabela 
aplique a fórmula de interpolação; simplificação (teoremas e mapa de Karnaugh) e 
faça a esquematização do circuito com NOR de 2 entradas. 
 
 
Atividades para casa: Ler o Cap4 de Responder as questões e problemas 
das seções 4.5 
 
X Y Z S 
0 0 0 1 
0 0 1 0 
0 1 0 1 
0 1 1 1 
1 0 0 0 
1 0 1 0 
1 1 0 0 
1 1 1 1 
 
 22 
Sistemas Digitais Roteiro da 12 
a
 aula 
 
Referência ao Programa: Álgebra Booleana e Circuitos Lógicos 
 Simplificação por Mapa de Karnaugh 
 
Referência Livro Texto: Capítulo 4 – 4.5 
Objetivo: apresentar os Mapas de 4 variáveis - Exercícios; Condições Opcionais 
 
ALGEBRA BOOLEANA E CIRCUITOS LÓGICOS 
 Mapa p/ 4 variáveis 
 
Primeiro passo: montar o Mapa à partir da tabela 
Segundo passo:examinar o mapa para detectar os 1s que não são adjacentes a qq outros1s 
Terceiro passo: agrupar os 1s que são adjacentes a somente outro 1 
Quarto passo: agrupar qualquer octeto, mesmo que contenha 1s já combinados 
Quinto passo: agrupar qualquer quarteto que contenha 1 ou mais 1s que ainda não tenham 
sido combinados (certificar de usar o nº mínimo de agrupamentos) 
Sexto passo: agrupar qualquer outros 1s que ainda não ainda não tenham sido combinados 
(certificar de usar o nº mínimo de agrupamentos) 
Sétimo passo: forme a soma OU (OR) dos termos gerados por cada agrupamento 
 
1) Exemplo: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
D + AC + BC
A B C D S
0 0 0 0 1 0
0 0 0 1 1 1
0 0 1 0 1 2
0 0 1 1 0 3
0 1 0 0 1 4
0 1 0 1 1 5
0 1 1 0 1 6
0 1 1 1 1 7
1 0 0 0 1 8
1 0 0 1 0 9
1 0 1 0 1 10
1 0 1 1 0 11
1 1 0 0 1 12
1 1 0 1 0 13
1 1 1 0 1 14
1 1 1 1 1 15
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0 0 1 3 2
AB 0,1 4 5 7 6
AB 1,1 12 13 15 14
AB 1,0 8 9 11 10
CD CD CD CD 
0,0 0,1 1,1 1,0 
AB 0,0 1 1 0 1 
AB 0,1 1 1 1 1 
AB 1,1 1 0 1 1 
AB 1,0 1 0 0 1 
 
 23 
2) Exemplo: 
 
 
 
 
 
3) Exemplo: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 24 
4) Exemplo: 
 
 
 
 
 
 
 
 
1ª AED DE PRELEÇÃO: 
 
 1 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 25 
SOLUÇÃO: 
 
PASSO 1: Construir a tabela verdade (considerando 
as entradas os 4 bits A B C D e as saídas os 7 
segmentos a b c d e f g do display) para que seja 
mostrado os números (hexadecimais 0 a F) no 
display que em decimais correspondem aos 
números N (0 a 15) 
 
PASSO 2: Usando mapa K, encontrar os circuitos 
correspondentes para cada um dos segmentos do 
display. 
 
1ª AED DA PRELEÇÃO (ARQUIVO NO SITE 
DOCENTE): Terminar exercício: PREECHENDO 
A TABELA EXERCÍCIO 1 e achando a solução 
para as saídas a, b, c, d, e. 
 
 
 
 
 
SOLUÇÃO PARCIAL: a seguir a solução para as 
saídas f , g 
 
 
 
 
 
 
 g f 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
CD CD CD CD 
0,0 0,1 1,1 1,0 
AB 0,0 0 0 1 1 
AB 0,1 1 1 0 1 
AB 1,1 0 1 1 1 
AB 1,0 1 1 1 1 
AB+ ABC+AD + BC + CD 
CD CD CD CD 
0,0 0,1 1,1 1,0 
AB 0,0 1 0 0 0 
AB 0,1 1 1 0 1 
AB 1,1 1 0 1 1 
AB 1,0 1 1 1 1 
 ABC + AB+ CD+BD + AC 
 
 26 
 
OUTROS EXEMPLOS: 
 
 
EXERCÍCIOS EM SALA aula 12 , terminar em casa: 
Escreva as expressões para a saída X resultantes dos mapa de Karnough no ANEXO 
 
Para casa: 
Ler o Capítulo 4 do Livro texto e Responder as questões e problemas das seções 4.5 
 
1ª AED DA PRELEÇÃO (ARQUIVO NO SITE DOCENTE): Terminar exercício1: 
PREECHENDO A TABELA EXERCÍCIO 1e achando a solução para as saídas a, b, c, 
d, e. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 27 
Sistemas Digitais Roteiro da 13 
a
 aula 
 
Referência ao Programa: Álgebra Booleana e Circuitos Lógicos 
 Técnicas de Projeto de Circuitos Lógicos 
 
Referência Livro Texto: Capítulo 4 – 4.5 
 
Objetivo: apresentar Projeto de circuitos diretamente simplificados nos mapas de Kanaugh 
 
Atividades 
 Apresentar os conceitos e exemplos 
 
ALGEBRA BOOLEANA E CIRCUITOS LÓGICOS 
 Condições Opcionais nos Mapas 
 
Representam combinações, em uma situação – problema em que: 
 
a) Nunca ocorrem Ex. o semáforo ( Vermelho e Verde) 
 
b) Não importa 
 
Notação - X 
Leitura 
– como 0 ou 1, dependendo da conveniência ( simplificação) 
– numa direção depois na outra: 
– quem variou (Sai) 
– constante permanece no termo: 0 barra 1 s/ barra 
 
Lembretes: 
 
1. Examinar o mapa para detectar os 1s e que não são adjacentes a qq outros 1s ou Xs 
2. Agrupar os 1s e que são adjacentes a somente outro 1 ou Xs 
 
Quanto Maior o grupo Menor os termos (simplificação) portanto: 
3. Agrupar qualquer octeto, mesmo que contenha 1s e Xs já combinados 
 
4. Agrupar qualquer quarteto que contenha 1 ou mais 1s e Xs que ainda não tenham sido 
combinados (certificar de usar o nº mínimo de agrupamentos) 
 
5. Agrupar qualquer outros 1s que ainda não ainda não tenham sido combinados (certificar 
de usar o nº mínimo de agrupamentos) 
 
6. Forme a soma OU (OR) dos termos gerados por cada agrupamento 
 
 
 
 
 28 
Simplificação por Mapeamento de Karnaugh: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Exemplo:
1o Passo: montar o Mapa à partir da tabela 
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A B C D S
0 0 0 0 X
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 X
0 1 1 0 1
0 1 1 1 X
1 0 0 0 0
1 0 0 1 1
1 0 1 0 X
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 X
A B C D S
0 0 0 0 X
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 X
0 1 1 0 1
0 1 1 1 X
1 0 0 0 0
1 0 0 1 1
1 0 1 0 X
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 X
A B C D S
0 0 0 0 X
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 X
0 1 1 0 1
0 1 1 1 X
1 0 0 0 0
1 0 0 1 1
1 0 1 0 X
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 X
A B C D S
0 0 0 0 X
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 X
0 1 1 0 1
0 1 1 1 X
1 0 0 0 0
1 0 0 1 1
1 0 1 0 X
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 X
CD
00 01 11 10AB
0 0
0 1
1 1 
1 0 
0 1 23
674 5
8 9 1011
12 13 1415
CD
00 01 11 10AB
0 0
0 1
1 1 
1 0 
0 1 23
674 5
8 9 1011
12 13 1415
00 01 11 10AB
0 0
0 1
1 1 
1 0 
0 0
0 1
1 1 
1 0 
0 1 23
674 5
8 9 1011
12 13 1415
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
0 0
0 1
1 1 
1 0 
0 1 23
674 5
8 9 1011
12 13 1415
X 1 00
1X1 X
0 1 X1
1 1 0X
2o Passo: não tem 1s Isolados
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
X 1 00
1X1 X
0 1 X1
1 1 0X
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
0 0
0 1
1 1 
1 0 
X 1 00
1X1 X
0 1 X1
1 1 0X
3o Passo: não tem 1s adjacentes 
somente a outros 1 ou X
4o Passo: não tem Octeto
5o Passo: tem Quartetos
S = C D C D + +
B A
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
X 1 00
1X1 X
0 1 X1
1 1 0X
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
00 01 11 10AB
CD
0 0
0 1
1 1 
1 0 
0 0
0 1
1 1 
1 0 
X 1 00
1X1 X
0 1 X1
1 1 0X
6o Passo: todos 1s agrupados
C D C D A BA B
C C 
A BC A BC 
D
A DA D + A BA BA B
A C A C A C + +A BC A D + A B+ +A BC A BC A DA D + A BA BA B
X
X
X
X
Tem duas soluções:
( circulo ou elipse vermelho )
 
 29 
 
Exemplo: conclusão para a 1ª solução substituindo os X não usados = 0 e X usados = 1  
 
 
 
 
 
 
 
 
 
 
 
Outros exemplos: 
 
CD CD CD CD 
0,0 0,1 1,1 1,0 
AB 0,0 0 1 0 0 
AB 0,1 1 1 1 1 
AB 1,1 1 1 1 0 
AB 1,0 0 1 1 0 
AD + CD + BC + AB 
 
 30 
Simplificação por Mapeamento de Karnaugh :
FIGURA 4-18 Condições don’t-care devem ser auteradas para 0 ou para
1 de forma a gerar agrupamentos no mapa k que produzam a expressão
mais simples.
Sistemas Digitais: Princípios e Aplicações
Ronald J. Tocci e Neal S. Widmer Capítulo 4 Prentice Hall
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 CODIGO BCD – Binary Coded Decimal 
Cada digito decimal é representado por 4(quatro) bits binários no código BCD 
 
 
 
 
 
 
Exercício: Relacionar as Representações para os num. Decimais de 0 a 15. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Exemplos:
decimal 8 7 4 9 4 3
BCD 1000 `0111 `0100 1001 `0100 `0011
D H 
0 
1 
2 
3 
4 
5 
6 
7 
8 
9 
10 
11 
12 
13 
14 
15 
BCD B 
 
 31 
1ª AED DE PRELEÇÃO: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
EXERCÍCIO 2: 
 
 32 
 
 
 
 
 
 
 
 g 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
f 
 
 
 
 
 
 
 
 
 
 
 
 
 
Atividades Para casa: 
 
• 1ª AED (ARQUIVO NO SITE DOCENTE): Terminar exercício: PREECHENDO A 
TABELA EXERCÍCIO 2 e achando a solução para as saídas a, b, c, d, e. 
 
• Ler o Capítulo 2, 2.5 a 2.8  códigos alfanuméricos e 4, 4.5 do Livro texto 
 
 
• Responder as questões e problemas das seção 4.5 
CD CD CD CD 
0,0 0,1 1,1 1,0 
AB 0,0 0 0 1 1 
AB 0,1 1 1 0 1 
AB 1,1 X X X X 
AB 1,0 1 1 X X 
D B C B C B A 
D C C B C B A 
   
   
a 
f g b 
e c 
d 
 
 33 
Sistemas Digitais Roteiro das 14 
a
 Aula 
 
Referência ao Programa: Circuitos Combinacionais 
 Operações Aritméticas com números Binários e Hexadecimais 
 Números Sinalizados 
 
Referência Livro Texto: Capítulo 6.9 a 6.11 6.14 a 6.16 
 
Objetivo: Adição Binária; Números Sinalizados; Sistema de complemento a dois; Aritmética 
Hexadecimal. 
 
Atividades 
 Apresentar os conceitos e exemplos 
 
ARITMÉTICA BINÁRIA e HEXA DECIMAL 
 
1. SOMA BINÁRIA  XOR ( o símbolo + aqui é o sinal mais de adição) 
 
0 + 0 = 0 
0 + 1 = 1 + 0 = 1 
1 + 1 = 0 e vai 1 
1 + 1 + 1 = 1 e vai 1 
 
 
Exemplo: 1001 1101 + 110 0101 
 
 
 
 
EXERCÍCIO 1: Converter para binário, somar e conferir em decimal: 5A + B7 
 
 
 
 
 
 
 
0 1
0 0 1
1 1 0*
* vai 1
estouro/ overflow 1 1 1 1 1 1 1 HEXA DEC
``+ 1 0 0 1 1 1 0 1 9D 157
1 1 0 0 1 0 1 65 101
1 0 0 0 0 0 0 1 0 102 258
HEXA estouro 1 1 1 1 1 1 1 DEC
5A ``+ 0 1 0 1 1 0 1 0 64 + 16 + 8 + 2 = 90
B7 1 0 1 1 0 1 1 1 128+32+16+4+2+1= 183
111 1 0 0 0 1 0 0 0 1 273
128 64 32 16 8 4 2 1
0 1 0 1 1 0 1 0
1 2 5 11 22 45 90
x 2
0 2 4 10 22 44 90
128 64 32 16 8 4 2 1
1 0 1 1 0 1 1 1
2 5 11 22 45 91 183
x 2
2 4 10 22 44 90 182
 
 34 
EXERCÍCIO 2: 4AH + 2EH = ? 
 
 1 10 + 1 11 
 4 A 4 A  0100 1010 
+ 2 E14 ou +2 E 0010 1110 
 7 8 24 7 8  0111 1000 
 -16 
 08 e vai 1 
 
SUBTRAÇÃO BINÁRIA 
 
0 - 0 = 0 
1 - 0 = 1 
1 - 1 = 0 
0 - 1 = 1 e tomar 1 
 
EXEMPLO: 
 
a) 10101110 -1101011 = ? 
 
 
 
 
 
 
b) 1000 -1101 = ? 
 
 
 
 
 
 
Obs.: Os computadores usam a somente Soma binária, portanto, para subtrair devem usar 
o sinal do numero, por exemplo: A - B  A + (- B) 
 
 
NUMEROS SINALIZADOS 
 
Sistema sinal Magnitude: o bit à esquerda (MSB - bit de maior significância) do numero 
(magnitude) representa o seu sinal. Outros bits  magnitude 
 
0 - POSITIVO 1 - NEGATIVO 
* MSB = SINAL 
 
EXEMPLO: 0 1010  + 10 
1 1010  - 10 
0 1
0 0 1*
1 1 0
* tomar 1
2
0 2 0 0 2 HEXA DEC
``- 1 0 1 0 1 1 1 0 AD 174
1 1 0 1 0 1 1 6B 107
0 1 0 0 0 0 1 1 43 67
0 . . . 2 HEXA DEC
``- 1 0 0 0 0 10 16
1 1 0 1 D 13
prova real `+ 0 0 0 1 1 ``03 3
1 0 0 0 0
 
 35 
Conclusão: 
Com 4 bits = 2 4 representa-se 16 = - 8,..., 0, ..., 7 números sinalizados 
Com 5 bits = 2 5 = 32 = - 16,..., 0, ..., 15 números sinalizados 
Com n bits = 2 n = -2 n -1 ,..., 0, ..., 2 n -1 - 1 números sinalizados 
 
FIGURA 6-1 do livro 
texto:Representação de números 
com sinal na forma sinal-magnitude. 
 
Sistema Sinal antes da Magnitude: 
normalmente não é usado pela 
complexidade de implementação dos 
circuitos. 
 
Definição do sinal 
 
1a tentativa: SM = sinal magnitude 
 sinal 
0 1 1 0 = (+6)  inverter o digito + 
significativo  1 1 1 0 = (-6) 
 
(+6) + (-6) = 0 
 0 1 1 0 
 1 1 1 0 
 1 0 1 0 0  diferente de 0  SM não serve 
 
2a tentativa: SMC1 
 
C1 complemento a 1 (binário = inverte os bits) 
 
(+6) + (-6) = 0  SM soma 0 1 1 0 (+ 6) 
1 0 0 1 ( - 6) 
 também não dá 1 1 1 1  diferente de 0 
 
3a tentativa: SMC2  complemento a dois = SMC1 + 1 (Campo constante) 
 
(+6) + (-6) = 0  SM soma 0 1 1 0 
1 0 0 1  inverte SMC1 
 + 1 
1 0 1 0  SMC2 
 0 1 1 0 (+ 6) 
 1 0 1 0 ( - 6) 
 overflow 1 ] 0 0 0 0 = 0 
 
overflow = estouro = 0 – NEGATIVO 1 - POSITIVO 
 
obs: com complemento a 2 o sinal considerado é o inverso do sistema Sinal Magnitude. 
 
 36 
 
 
 
 
 
OUTROS EXEMPLOS: 
 
a) 36d – 25d 
 
 
 
 
 
 
 
 
 
div por 2 dec
36 resto 25 resto 1 0 0 1 0 0 36
18 0 12 1 0 1 1 0 0 1 25
9 0 6 0 inv.
4 1 3 0 1 0 0 1 1 0 (smc1) 25
2 0 1 1 `+ 1
1 0 0 1 1 0 0 1 1 1 smc2 ``- 25
0 1 1 0 0 1 0 0 `+ 36
estouro 1 0 0 1 0 1 1 `+ 11
 
 37 
1 1 inv.
0 1 1 0 1 1 (smc1) 36
`+ 1
0 1 1 1 0 0 smc2 ``- 36
0 1 1 0 0 1 `+ 25
0 1 1 0 1 0 1 ? `- 11
sem estouro num. é negativo
para achar o
modulo aplica 0 0 1 0 1 0
smc2 `+ 1
0 0 1 0 1 1 11 é o modulo
 
b) 25d – 36d 
 
 
 
 
 
 
 
 
 
 
c) 4Ah – 2Eh 
 
 
 
 
 
 
 
 
 
 
Subtrair usando SMC-2 
 
 
 
 
 
 
 
 
 
 
 
 
 
4 A 0 1 0 0 1 0 1 0
2 E 0 0 1 0 1 1 1 0
1 C
SMC1 1 1 0 1 0 0 0 1
`+ 1
SMC2 `- 2E 1 1 0 1 0 0 1 0
4A `+ 0 1 0 0 1 0 1 0
1 0 0 0 1 1 1 0 0
C1
 
 38 
 
 
Terminar em casa no ANEXO 
desta aula 
 USANDO A TABELA 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
i 2 
i
0 1
1 2
2 4
3 8
4 16
5 32
6 64
7 128
8 256
9 512
10 1024
i 2 
i
0 1
1 2
2 4
3 8
4 16
5 32
6 64
7 128
8 256
9 512
10 1024
 
 39 
Sistemas Digitais Roteiro das 15 
a
 aula 
 
Referência ao Programa: Circuitos Combinacionais 
 Circuitos Aritméticos 
 
Referência Livro Texto: Capítulo 6.9 a 6.11 6.14 a 6.16 
 
Objetivo: apresentar Meio somador; Somador Completo; Somador Binário Paralelo, Circuito 
integrado somador paralelo. 
Atividades 
 Apresentar os conceitos e exemplos 
 
 
 
 MEIO SOMADOR (Half Adder) 
 
 
Somador de dois números de 1 bit  carry e soma 
 
 
 
 
 
 
 
 
0
1
1
0
A B Σ
0 0
0 1
1 0
1 1
Ca
0
0
0
1
xor
Ca = AB
= AB + AB = A+ B
AB = Ca
Simbologia:
A + B = 
A
H A
B Ca

1
0
A
B
Σ
Ca
1
1 +
1
A
B
SIMBOLOGIA
 
 40 
 
 SOMADOR COMPLETO (Full Adder) 
 
Somador de Três números de 1 bit  carry e soma 
 
 
 
 
 SOMADOR COMPLETO (Full Adder) COM HA’s 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 SOMADOR PARALELO (PLENO) DE 2 números DE 4 bits 
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
CaA B C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Ca = A.B.CA.B.C+A.B.C+ A.B.C+
Ca =A.B.C+A.B.C + A.B
A.C +
Ca =B.C + A.BA.B.C+
Ca = A.BB.C +
A= A + B + C
A
B F A
C
Ca

ABC 
A(BC +BC)= A(BC + BC) +
= A B C + A B C + AB C +
A= A(B + C ) + A(B + C)
(xor) (xnor)
(xor)
Simbologia:
A
B
A + B + C =
C
AB + BC + AC = Ca

X = (B + C)
 = (A + X)
xor
AB 
(A+B)C+ AB 
A A+B A+B+C 
H A H A 
B Ca Ca (A+B)C 
C 
  
 
 41 
 
Um somador (FA) para cada bit (começando pelo LSD) 
 
 
 
 
 
 
 
 
 
 
 C4 
 
 
 
 
 
 
 C4 
 
 
 
 
 
Ca = C0 = 0  vai existir casos em que o Ca pode ser = 1 (ex. somador de 8 com 2 de 4) 
 
 
SOMADOR Paralelo (PLENO) DE 2 números DE 4 bits (OUTRA FORMA SIMBOLOGIA) 
 
 C4 C3 C2 C1 C0 
 + A3 A2 A1 A0 
 B3 B2 B1 B0 
 Σ4 Σ 3 Σ 2 Σ 1 Σ 0 
 
 
 
 
 
 
 
 
 
 
 
 
 
 A3 B3 A2 B3 A1 B1 A0 B0
FA3 FA2 FA1 FA0 Ca
C4 C3 C2 C1
4
3 2 1 0
 

 
A0-3 B0-3
C4 4 Co
(0-3)
4
(0 -3)



1 1 Dec
1 0 0 1 B x 9
``+ 1 1 0 1 A x 13
1 0 1 1 0 22
3 2 1 0 x
1 1 1 Dec
0 1 0 1 B x 5
``+ 0 1 1 1 A x 7
1 1 0 0 12
C4
A3
A2 3
A1
A0
4
2
1
B3
B2 0
B1
B0
Co





C4
A3
A2 3
A1
A0
4
2
1
B3
B2 0
B1
B0
Co





 
 42 
Exercício: Desenhar um somador PARALELO de 8 bits à partir de um de 4 bits 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
OUTRA FORMA 
DE REPRESENTAR: 
 
 
 
 
 
SOLUÇÃO
A4-7 B4-7 A0-3 B0-3
4 C4 4 Ca
C8 (4-7) (0-3)
8
(4 -7) (0 -3)
 
 

 
 43 
Exercício: SOMADOR Paralelo (PLENO) de 2 números de 4 bits que faça subtração usando 
complemento a 2 
 
 
 
 
 
 
 
B  (-B) 
 
 
 
 
 
 
 
 
 
 
 
 
RESULTADO: A – B = A + (-B)  SMC2: complementa a 1 o numero B (inverte bit a bit) 
e soma1 
 
EM SALA 
 
Exercício: projetar um circuito que pode somar e subtrair usando o somador de 4 bits e uma 
chave de seleção. 
Solução: um Somador / Subtrator binário paralelo de quatro bit 
 
 
Usando o esquema Simular as somas e subtrações: 7+2, 7 – 2, 3+8, 3 – 8, 10+6 
 
 
 
 
 44 
Sistemas Digitais Roteiro da 16 
a
 aula 
 
Referência ao Programa: Circuitos Combinacionais 
 Circuitos aritméticos 
 
Referência Livro Texto: Capítulo 6.14 –6.16 
 
Objetivo: apresentar Fundamentos teóricos para Prática no LABORATORIO Aula 09: 3ª 
Etapa: Projeto Prático Correção Código BCD e Sinal: Implementação do Circuito integrado 
Somador paralelo . Somador / Subtrator BCD com correção de código BCD para visualização, e 
sinalização de numero (numero negativo). 
 
1. Nesta etapa fazemos a descrição de um exemplo de projeto decircuitos combinacionais 
e aritméticos através da solução do seguinte exercício: 
 
Exercício: Projetar um Somador / Subtrator binário paralelo de quatro bits 
(diagrama de blocos acima) com Correção do código BCD para visualização 
em Decimal 
 
A partir de um Somador / Subtrator binário paralelo de dois números A e B de quatro bits 
(obtido na 2ª etapa); Projetar a Correção do código BCD na soma A+B > 9, a visualização 
do sinal de negativo e obtenção do numero positivo (módulo) na subtração A – B quando o 
número B > A , para visualização do resultado em decimal considerando que: 
 
I – Na Soma 
- Os algarismos decimais A e B a serem somados estão no intervalo de [0 a 9] 
- O resultado de cada soma será de 02 (dois algarismos) e deverá ser mostrado em 
displays de 7 segmentos prevendo dois casos: 
1. Quando o resultado da soma for menor ou igual a 9 deve ser mostrado apenas o 
algarismo da direita. 
2. Quando o resultado da soma for maior que 9 o algarismo da esquerda, deverá ser 
apenas “1” (ié o vai 1) e o algarismo da direita, deverá ser o resultado corrigido 
para visualização em BCD. 
 
II – Na Subtração 
- Os algarismos decimais a serem subtraídos estão no intervalo de [0 a 9] 
- O resultado de cada subtração será de 1 algarismo que deverá ser mostrado no 
display da direita e quando este resultado for negativo deverá ser feito a sinalização 
com uso de SMC 2 e o sinal do resultado ( - ) mostrado no display da esquerda. 
 
 
 
 
 
 
 45 
1. Projeto Final do Laboratório 
 
Trata-se do projeto de uma calculadora BCD (Bynare Coded Decimal – Quatro bits 
representam um algarismo decimal) sendo dividido para a implementação em oito partes 
descritas abaixo e mostradas no diagrama de blocos funcionais Fig 1. 
Projeto Final: Calculadora BCD 
1a parte: Decodificador e Display 
2a parte: Somador e Subtrator 
3a parte: Correção BCD e Sinal 
4a parte: Seletor 
5a parte: Chaves sem Rebatimento – Pulso 1 e Pulso 2 
6a parte: Contador BCD 
7a parte: Gerador de Sinais de Controle 
8a parte: Registrador A e B 
 
 O projeto deverá ser implementado por grupos de no máximo 5 alunos, observando 
que o relatório é sempre individual. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Fig 1 – CALCULADORA BCD 
 DECODIFICADOR 
SELETOR 3:1 
 MONITOR 
 
GERADOR 
DE SINAIS 
DE 
CONTRÔLE 
PULSO 1 
PULSO 2 
 
SOMADOR / 
SUBTRATOR BCD 
MODO 
+ / - 
REG A REG B 
 SINAL DISPLAY 
 CONTADOR BCD 
I 
 
 46 
Solução: AULA 9 lab Projeto final etapa 3 (Correção BCD e 
sinal) 
 
Objetivo: implementar a correção do código BCD (quatro bits  decimais de ( 0 a 9) quando 
o resultado da soma for maior que 9 para visualização em decimal (display de 7 
segmentos); visualização do sinal de negativo e obtenção do numero positivo (módulo) para 
resultados de subtração A – B quando o número B > A. 
 
 
 
 
 
 
 
 
 
 
fig 1 
etapa 3 projeto final  
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Considerando que os circuitos Somador / Subtrator binário paralelo de 4 bits (Aula 7) 
realizam a soma de dois números A e B de 4 bits fornecendo uma saída composta de 5 bits 
onde chamamos de soma os quatro bits menos significativos ( S 3 S 2 S 1 S 0 ) e o quinto 
bit S4 de estouro C4 conforme abaixo: 
 
 
 DECODIFICADOR 
SELETOR 3:1 
 MONITOR 
 
GERADOR 
DE SINAIS 
DE 
CONTRÔLE 
PULSO 2 
PULSO 1 
 
SOMADOR / 
SUBTRATOR BCD 
MODO 
+ / - 
REG A REG B 
 SINAL DISPLAY 
 CONTADOR BCD 
I 
 
 47 
C4 C3 C2 C1 C0 
 A3 A2 A1 A0 
 B3 B2 B1 B0 
S4 ( S3 S2 S1 S0 ) 
Solução: 
Para a Soma 
 
Obtenção do algarismo da esquerda (acender ou não o no. 1 ou seja, o vai 1 na soma) 
 
 O algarismo da esquerda deve acender se e somente se estivermos fazendo uma soma 
E esta soma for maior que 9, portanto: 
 
- Passo 1: Podemos usar uma porta ( E ) AND com inversor numa entrada para habilitá-
la a transmitir o nível que estiver na outra entrada, ou seja se K = C0 = 0 (sendo K a 
chave modo (T/C) da soma no Somador / Subtrator projetados na etapa 2 (Aula 7)  
nível 0 invertido  nível 1 libera a porta ( E ) AND para a outra entrada. 
 
- Passo 2: Na outra entrada da chave AND o nível deve ser 1 se a soma > 9 ( OU ) se a 
soma > 15 * (ocorre o estouro  C4 = 1) então usamos um (OR) que permitirá passar 
adiante o nível “1” para a saída do ( E ) que interligada convenientemente nos 
segmentos b e c do display da esquerda irá acender o algarismo da esquerda ( 1 ): 
 
* Observação: em circuito somador o resultado pode ser menor que 9 entretanto ser ao 
mesmo tempo maior que 15, por exemplo: Resultado = 17  1 0010 os 4 bits menos 
significativos da soma corresponde ao numero 2 < 9 e o quinto bit é o estouro C4 = 1 
significa que o numero em decimal é maior que quinze. 
Esquematizando conforme descrito acima: 
Ligar o C0 na 1ª Entrada do AND se for soma (C0 = 0)  1 libera 
Ligar na 2ª Entrada do AND a saída do OR  se a soma passar de 9 (OU) passar de 15 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Considerando o esquema do primeiro Somador/ subtrator que foi projetado na etapa 2 (Aula 
7) acrescentamos abaixo a solução para o algarismo da esquerda. 
1 p/ display 
da esquerda
acende 
algarismo da 
esquerda
se for soma Co = 0 1 libera
se for subtração Co = 1 0 trava
se for soma Co = 0 1 libera
se for subtração Co = 1 0 trava
1 quando soma passar de 9
carry C'4 = 1
indica se passar de 15
1
1 quando soma passar de 9
carry C'4 = 1
indica se passar de 15
1
carry C'4 = 1
indica se passar de 15
1
 
 
 48 
 
- Passo 3: Achar o circuito que vai indicar quando a soma passar de nove conforme 
abaixo: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Solução: o circuito que verifica se a 
soma ( S3 S2 S1 S0 ) é maior que 9 
pode se obtido diretamente com o uso 
do Mapa de Kanought mostrado 
abaixo: 
 
 
 
 
 
 
 
 
 
 
Esquematizando a solução: S3.(S2 + S1) 
 
 
 
 
 
 
 
 
 
 
 se for soma Co = 0 1 libera 
se for subtração Co = 1 0 trava 1 p/ display 
acende algarismo da 
esquerda 
carry C' 4 
indica se passar de 15 
1 quando passar de 9 
C' 4 
 
 14 A 3 1 
 7483 A 2 3 
A 1 8 
A 0 10 
 4 
B 3 16 15 S 3 
B 2 4 2 S 2 
B 1 7 6 S 1 
B 0 11 9 S 0 
13 
C 0 = 0 1 
modo = 0 soma A+B 
modo = 1 subtração A - B 
 
T/C 
 
 ? 
S1S0
S3S2 0,0 0,1 1,1 1,0
0,0 0 0 0 1 0 3 0 2
0,1 0 4 0 5 0 7 0 6
1,1 1 12 1 13 1 15 1 16
1,0 0 8 0 9 1 11 1 10
S3.S2 + S3.S1
S3.(S2 + S1)
S 3 
S 2 
S 1 
CI 
74283 
 
 49 
Acrescentando esta solução no esquema do circuito anterior obtermos: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Obtenção do algarismo da direita 
 
Quando a soma for maior que 9 precisamos corrigir o código BCD para visualização em 
decimal, para isto usamos um outro somador / subtrator binário de 4 bits interligando 
convenientemente os outros circuitos para somar 0110 (6)*, conforme mostrado na próxima 
figura. 
 * o algarismo da direita deve ser mostrado no display de 7 segmentos (maior valor = 9); 
Numa soma decimal que ultrapassa a base (10), o algarismo da direita é o total subtraído 
da base (10) e o valor que ultrapassa é o transporte (ou seja o vai 1), portanto, temos que 
obter numero sinalizado (-10) usando o sistema de complemento a 2 (SMC2 = SMC 1 + 1) 
que corresponde a somar (6 ) 0110 em binário,como mostrado no exemplo abaixo: 
 
 Exemplo: 9  1001 ou seja 9+3 =(12 - 10) = 2 e vai 1, entretanto 1010 (10) 
 +3 +0011 SMC 1(inverte bit a bit)  0101 
 12 1100 (12)  Código BCD inválido +0001 ( 1) 
 + 0110 ( 6) SMC2 (6) 0110 (-10) 
 1 0010 (18) Algarismo da direita corrigido ( 2 ) 
 
 
 
1 p/ display esquerdo 
 acende algarismo da 
 esquerda  segmentos b e c 
 
 
carry 
 
C 4 
 
 1 quando passar de 9 
 
 
14 
 
A 3 1 
 
7483 
A 2 3 
A 1 8 
A 0 10 
 4 
B 3 16 15 S 3 
B 2 4 2 S 2 
B 1 7 6 S 1 
B 0 11 9 S 0 
13 
C0 = 0 1 
modo = 0 soma A+B 
1 subtração A - B 
 
modo = 
 
 
 
S 
 3 
S 2 
S 
 
 1 
Display 
direito 
1 libera 
0 trava 
se for soma Co = 0 
se for subtração Co= 1 
 1 se 
passar de 15 
T/C 
Display 
esquerdo 
CI 
74283 
 
 50 
Se a soma for menor ou igual que 9 o segundo somador / subtrator com o C0 = 0 somará 
zero (0000) ao binário: S3 S2 S1 S0 que vai para o display da direita sem correção. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Para a Subtração: 
 
Obtenção de um DETECTOR DE SINAL DA SUBTRAÇÃO A – B; Considerando os 
exemplos a seguir: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
carry 
 
C 4 
 
 1 quando passar de 9 
 
 14 A 3 1 
 
7483 
A 2 3 
A 1 8 
A 0 10 
 4 
B 3 16 15 S 3 
B 2 4 2 S 2 
B 1 7 6 S 1 
B 0 11 9 S 0 
13 
C0 = 0 1 
modo = 0 soma A+B 
1 subtração A - B 
 
modo = 
 
 
 
S 
 3 
S 2 
S 
 
 1 
1 libera 
0 trava 
se for soma Co = 0 
se for subtração Co= 1 
 1 se 
passar de 15 
T/C 
C 
 
4 
 
sem uso 
 
 14 1 
 7483 
3 15 3 dec 
8 
10 2 2 
 
 6 1 B 
 
16 
 C 
 4 9 0 D 
 
7 
 11 
 13 
 
 
 
 T/C 
 
 
 
 
 
 1 (soma>9 ou 15) 
 
 1 
 
 soma>9 
 ou 
soma >15 
soma 
 g f a b 
e d c 
. 
 g b 
 c . 
 
 A > B 
8 - 5 = 3 0 0 1 1 
5 0 1 0 1 
1 0 1 0 c1 
1 
Q - 5 1 0 1 1 c2 
8 1 0 0 0 
1 0 0 1 1 
positivo 
C 4 resultado 
A = B 
4 - 4 = 0 0 0 0 0 
4 0 1 0 0 
1 0 1 1 c1 
1 
Q - 4 1 1 0 0 c2 
4 0 1 0 0 
1 0 0 0 0 
positivo 
C 4 resultado 
A < B 
4 - 9 = - 5 ` - 0 1 0 1 
9 1 0 0 1 
0 1 1 0 
1 
Q - 9 0 1 1 1 
4 0 1 0 0 
0 1 0 1 1 C 2 ` 0100 
`010 1 
C 4 negativo resultado = 0101 
CI 
74283 
 
 51 
Conclusão: 
 
 
O sinal vai ser determinado pelo valor do estouro C4, portanto, podemos obter o circuito que 
acende o segmento g do display da esquerda quando C4 = 0 conforme solução para tabela 
verdade abaixo (o sinal de menos deve acender somente quando for subtração  modo = 1 
e o resultado é negativo  C4 = 0) 
 
 
 
 
 
 
* Solução: 
 
a) Da expressão da solução acima esquematizada conforme figura a seguir temos uma 
Porta AND como uma chave: que será Habilitada se a entrada MODO ( C0 ) = 1 (Chave 
K do circuito T/C no modo subtração) e passa adiante o nível 1 quando invertemos C’4 = 
0 (o resultado é negativo), e a saída interligada ao display esquerdo no segmento g irá 
acender o sinal de – (negativo). 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
b) A saída interligada também na chave K do Circuito T/C e Co no segundo somador / 
subtrator binário de 4 bits aciona o complemento a 2 (SMC2) sobre o resultado negativo 
obtido da subtração do primeiro somador / subtrator binário de 4 bits corrigindo 
(executado o módulo do no. negativo) o resultado (algarismo da direita) que aparece no 
display da direita. 
 
 
 
C 4 MODO ? 
0 0 0 
0 1 1 C 4 . M  * S olu ç ão 
1 0 0 
1 0 0 
 
_ 
carry C 4 
C 0 = 0 1 
Para display 
esquerdo  segmento g 
Para som / sub 
de correção 
 
 52 
c) O circuito do somador / subtrator usado para correção na soma deverá ser modificado 
(figura a seguir) para que a entrada do numero A seja (0000) ligada no nível 0 (terra), 
sempre que o resultado na saída do primeiro somador / subtrator for um no. negativo, 
ou seja, C’4 = 0 e a operação que esta sendo realizada é uma subtração, ou seja, K = 
C0 = 1, permitindo que este segundo somador some 0, e neste caso execute apenas o 
complemento a 2 necessário para a correção do numero negativo para ser mostrado no 
display da direita 
 
Esquema da correção de resultado negativo de subtração e para mostrar o sinal – (menos) 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
d) A correção considerada acima somente ocorrerá quando a operação que esta sendo 
realizada é uma subtração, ou seja, K = C0= 1, que resulta em saída 0 (terra) no circuito 
ligado no display da esquerda, podemos portanto interligar esta saída na entrada do 
numero A do circuito do somador / subtrator usado para correção na soma. 
 
 
No arquivo ANEXO da aula 9 está descrito os Procedimentos Experimentais e é mostrado 
os esquemas completos da 3ª Etapa. Observando no ESQUEMA 1 a seguir.as figuras do 
somador binário de 4 bits com a correção BCD descrita nesta etapa serão necessários os 
seguintes CIs 7408 AND, 7432 OR e 7404 Inversor, bem como o uso de mais um display. 
 
Podemos utilizar uma Unidade Lógica e Aritmética CI 74181 (também mostrada no arquivo 
ANEXO) adaptando-a para fazer a soma e subtração dos números A e B, e um conjunto de 
CIs 7486 e 74283 de um circuito Somador/Subtrator para fazer a correção da 
soma/subtração. 
 
 
 A - B CI 7483 CI 7483 
A 
 3 1 14 Estouro 0 1 14 
A 
 2 3 Carrier out C4 0 3 
A 
 1 8 0 8 
A 
 0 10 0 10 
CI 7486 
 CI 7486 
B 
 3 
T 
 / C 
T 
 / C 
 
B 
 3 / B 3 16 
S 
 3 / S 3 16 
 
1 5 
 15 
B 
 2 
 
B 
 2 / B 2 4 2 
S 
 2 / S 2 4 2 
 6 
 6 
B 
 1 
 
B 
 1 / B 1 7 9 
S 
 1 / S 1 7 9 
 
 
DISPLAY D 
B 
 0 
 
B 
 0 / B 0 11 
S 
 0 / S 0 11 
 13 
 13 
DISPLAY E 
 0 
 1 
 4 
 3 
 2 
 
 1 
 0 
 4 
 3 
 2 
 
 1 
 0 
CI 74283 CI 74283 
 
 53 
Esquema 1: Etapa 3 COM DOIS circuitos somador/subtrator 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Sistemas Digitais para Computação Roteiro da 17 
a
 aula 
 
 Exercícios de Revisão Objetivo: REVISÃO DOS MAPAS DE KARNOUGH e OUTROS. 
Obs: aulas 18ª e 20ª aulas  avaliações 
 
 
 p/ display esquerdo 
segmentos b e c 
 
 7408 
C 4 7432 
S 2 74 32 7408 
S 1 
C' 4 C 4 sem uso 
14 
A 3 1 7483 1 7483 
A 2 3 3 15 3 
A 1 8 8 
A 0 10 10 2 2 
 5 4 5 4 1 
B3 1 3 16 15 S 3 1 3 16 
B 2 4 6 4 2 S 2 4 6 4 9 0 
B 1 10 8 7 6 S 1 10 8 7 
B 0 13 11 11 9 S 0 13 11 11 
13 13 
C 0 = 0 1 
modo = 0 soma A+B 
modo = 1 subtração A - B 
p/ display esquerdo 
segmento g 
 
branco _ 
7408 
7404 
7404 
7486 7486 
2,5,9,12 2,5,9,12 
T/C 14 T/C 
 
14 
  
 
 
 
 
 
 
 
 7448 / 7 
 
 
 
 
 
 
 
 
Decod. 
f 
g 
a 
b 
c 
d 
e 
15 
14 
13 
12 
11 
10 
 9 
6 
2 
1 
7 
 
 
 
g 
 
 
 f 
e 
 
d 
 
g 
 
 
 f 
e 
 
d 
 
c 
 . 
 
 
 
 
e 
 
d 
 
c 
 
 
 
 
 
e 
 
d 
 
c 
 
 
 a b 
 
 
 a b 
 
 
 
g 
 f a b g f a b g f a b 
e 
 
d 
 
c 
 
. 
 
CC / AC CC / AC 
CI 
74283 
CI 
74283