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Cap��tulo � L�ogica Seq�uencial ��� Introdu�c�ao Nos circuitos combinacionais� as sa��das em um instante t dependiam �unica e exclusivamente das entradas do circuito naquele mesmo instante� ou seja� do estado atual de suas entradas� Nos circuitos que estudaremos neste cap��tulo� as sa��das n�ao dependem mais somente do estado atual das entradas� mas tamb�em de estados anteriores do circuito� Podemos representar um circuito seq�uencial como sendo composto de um circuito combina� cional associado a uma unidade de mem�oria� capaz de armazenar estados anteriores do sistema� E � E � E n mem�oria combinacional l�ogicaentradas sa��das S � S � S m Neste texto estudaremos somente os circuitos seq�uenciais s��ncronos� Neste tipo de circuito� todas as mudan cas de estado internas s�ao cadenciadas por um sinal externo de sincroniza c�ao chamado clock� que geralmente �e uma onda quadrada de freq�u encia constante� O sinal de clock deve ser comum e �unico para todas as partes do circuito� Desta forma� consideramos que as mudan cas de estado em um circuito seq�uencial s�ao provocadas pelos pulsos do sinal de clock� em instantes de tempo discretos� t� t� �� t� � t� �� � � � A sa��da de um circuito seq�uencial �e fun c�ao de um n�umero limitado de estados anteriores� que devem portanto ser armazenados em algum lugar do circuito seq�uencial� As unidades b�asicas de mem�oria empregadas em circuitos seq�uenciais s�ao os �ip��ops� que estudaremos a seguir� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� ��� Flip��ops Um �ip��op �gangorra� em ingl es� �e um dispositivo que possui dois estados internos est�aveis e complementares� sendo por isso tamb�em chamado de biest�avel� O estado interno de um �ip��op vale ��� ou ���� e pode permanecer inde�nidamente em um deles� em fun c�ao de suas entradas� Desta forma� um �ip��op pode armazenar � bit de informa c�ao digital� e por isso constitui a c�elula b�asica de mem�oria� Um �ip��op normalmente apresenta um conjunto de entradas capaz de alterar seu estado interno� e duas sa��das apresentando respectivamente seu estado interno e o complemento deste� entradas sa��dasFlip��op estado interno E � E � Q Q Existem diversos tipos de �ip��ops com comportamentos distintos� mas que podem ser trans� formados entre si� A seguir veremos os tipos mais conhecidos� ����� Flip��op RS �Reset�Set� O �ip��op de tipo RS �Reset�Set� �e o mais simples desses dispositivos� e pode ser facilmente constru��do a partir de duas portas n�ao�E� como mostra a �gura abaixo� S R Q Q Mantendo as entradas R e S inativas ���� temos dois estados poss��veis de equil��brio para essa estrutura� que podemos observar na �gura abaixo� S R � � � � �� � � � � Q Q S � � � � �� R � � � � Q Q EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� A determina c�ao do estado das sa��das de um �ip��op RS em um instante futuro �Q t�� e Q t�� � deve levar em conta suas entradas atuais R t e S t e o estado interno atual Q t do mesmo� S t R t Q t Q t�� Q t�� � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � Vamos analisar as situa c�oes poss��veis para as entradas do �ip��op� � Nas linhas � e � temos S t � R t � �� e por conseq�u encia Q t�� � Q t�� � �� o que corresponde a uma situa c�ao �proibida� no funcionamento normal do �ip��op �as duas sa��das sempre devem ser complementares�� � As linhas � e �� nas quais S t � � e R t � � correspondem a uma situa c�ao de Set� ou seja� impomos o valor ��� ao estado seguinte Q t�� do �ip��op� pouco importando seu estado atual Q t � � As linhas � e �� nas quais S t � � e R t � � correspondem a uma situa c�ao de Reset� ou seja� impomos o valor ��� ao estado seguinte Q t�� do �ip��op� pouco importando seu estado atual Q t � � Na situa c�ao das linhas � e � temos S t � R t � �� e o �ip��op armazena seu estado anterior� Q t�� � Q t � Ap�os estas constata c�oes� a tabela anterior pode ser resumida assim� S R Q t�� � � proibido � � � �set� � � � �reset� � � Q t �estado anterior� A partir da tabela acima podemos construir o mapa de Karnaugh e obter a fun c�ao l�ogica que representa o comportamento do �ip��op RS� Como os estados onde R t � S t � � s�ao proibidos� vamos considerar a fun c�ao nestes pontos como sendo irrelevante �X�� Obtemos o seguinte mapa� e a fun c�ao l�ogica associada� Q R S �� �� �� �� � X � � X � � �� Q t�� � R t � S t Q t O �ip��op RS tamb�em pode ser constru��do a partir de portas n�ao�OU� apresentando um comportamento similar� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero � S R Q Q Podemos modi�car o �ip��op RS para incluir uma entrada de controle� que pode servir por exemplo para sincroniz�a�lo em rela c�ao a um sinal de rel�ogio externo �clock�� S R Q Q clock Neste novo circuito as entradas R e S s�ao ditas s��ncronas em rela c�ao ao sinal de clock Ck� Temos ent�ao a seguinte tabela�verdade� Ck S R Q t�� � X X Q t � � � Q t � � � � �reset� � � � � �set� � � � proibido Podemos ainda acrescentar �a estrutura do �ip��op RS duas entradas do tipo clear e preset� para alterar imediatamente o estado do �ip��op sem necessidade das entradas R e S �ou seja� de forma ass��ncrona em rela c�ao ao sinal de clock�� clock preset clear R S Q Q EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� Pela tabela verdade podemos observar que as entradas preset e clear n�ao podem operar simultaneamente� PS CLR Q t�� � � proibido � � � � � � � � opera c�ao normal ����� N� veis e transi c�oes Os circuitos vistos at�e o momento t em entradas sens��veis a n��vel� cujo funcionamento �e baseado em n��veis l�ogicos constantes e bem de�nidos �� ou ��� Este comportamento� desej�avel em circui� tos combinacionais� pode provocar problemas em circuitos seq�uenciais s��ncronos� Por exemplo� o circuito do �ip��op RS com entrada de sincroniza c�ao �clock� vai estar ativo durante toda a dura c�ao de cada pulso de clock� Com isto� ele pode mudar de estado diversas vezes em cada pulso de clock� caso as entradas mudem durante esse intervalo� Para contornar este problema foram criadas as entradas sens��veis a transi�c�ao� que s�ao consideradas ativas somente durante as transi c�oes de n��vel l�ogico do sinal aplicado� Com isso uma entrada pode ser sens��vel a quatro diferentes tipos de excita c�ao� � N��vel l�ogico alto� o sinal aplicado vale �� � N��vel l�ogico baixo� o sinal aplicado vale �� � Transi�c�ao positiva� o sinal aplicado passa de � a �� � Transi�c�ao negativa� o sinal aplicado passa de � a �� O sinal de clock �e normalmente aplicado a entradas sens��veis a transi c�ao� positiva ou negativa� Transi c�oes positivas e negativas s�ao representadas em tabelas�verdade respectivamente pelos s��mbolos � e �� A �gura abaixo indica os pontos de sensibilidade de uma entrada em rela c�ao ao sinal de clock� e indica os s��mbolos usados para representar cada tipo de entrada� n��vel alto n��vel baixo transi�c�ao positiva transi�c�ao negativa dispositivo transi�c�ao negativa clock transi�c�ao positiva n��vel baixo n��vel alto ����� Flip��op D �Data� Neste tipo de �ip��op a sa��da Q assume o valor de uma entrada de dados D sempre que for habilitado pelo sinal de clock� Este tipo de dispositivo �e bastante empregado na construc�ao de registradores de deslocamento e no armazenamento de dados �bu�er�� Sua representa c�ao e sua tabela�verdade s�ao as seguintes� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� PS CLR Q Q FF�D D clock Ck D t Q t�� � X Q t � D t D t � X Q t A partir da tabela podemos escrever que na transi c�ao Q t�� � D t � ����� Flip��op T �Toggle� Neste tipo de �ip��op a sa��da Q �e invertida �toggled� quando a entrada T est�a ativa e o sinal de clock a habilitar� Este tipo de dispositivo �e bastante empregado em contadores e divisores de freq�u encia� pois seu comportamento permite a divis�ao por dois da freq�u encia do sinal de entrada� Sua representa c�ao e sua tabela�verdade s�ao as seguintes� Q Qclock CLRPS T FF�T Ck T t Q t�� � X Q t � � Q t � � Q t A partir da tabela podemos escrever que na transi c�ao Q t�� � T t Q t � T t Q t � T t �Q t � Para compreender melhor o funcionamento deste tipo de �ip��op� vamos observar seu comportamento temporal� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� t clock T Q Durante o per��odo em que T � �� a cada transi c�ao positiva do clock o n��vel da sa��da Q �e invertido� Com isso� o sinal da sa��da tem a metade da freq�u encia do sinal de clock� ���� Flip��op JK O �ip��op de tipo JK apresenta um comportamento misto entre os �ip��ops RS e T� Ele possui duas entradas J e K �que equivalem respectivamente �as entradas S e R dos �ip��ops RS� e uma entrada de clock� Para os estados normais� o comportamento �e o mesmo do �ip��op RS� mas quando J � K � � �de�nido como estado proibido no �ip��op RS�� a sa��da �e complementada� como ocorre no �ip��op T� Com isso� podemos de�nir a seguinte representa c�ao e tabela�verdade para o �ip��op JK� clock J K PS CLR Q Q FF�JK Ck J t K t Q t�� � X X Q t � � � Q t � � � � � � � � � � � Q t O �ip��op JK �e bastante popular� pois a partir dele podemos obter os demais �ip��ops sem necessidade de circuitos adicionais� como veremos na se c�ao �� ��� A equa c�ao de estado do �ip��op JK pode ser obtida a partir de seu mapa de Karnaugh� Q J K �� �� �� �� � � � � � � �� Q t�� � J t Q t �K t Q t EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� ����� Flip��op mestre�escravo Antes da disponibilidade de �ip��ops com entradas sens��veis a transi c�ao� uma estrutura especial denominada �ip��op mestre�escravo era usada para isolar as entradas inst�aveis e sincronizar o sistema em rela c�ao ao clock� O circuito normalmente usado para implementar �ip��ops mestre� escravo �e composto por dois �ip��ops RS em cascata� e pode ser visto na �gura a seguir� clock Sm Rm mestre escravo Qm Qm Qs Qs Vamos analisar o que ocorre em um �ip��op mestre�escravo em um pulso completo de clock� No in��cio� com a descida do sinal de clock no escravo� este �e desconectado do mestre� Ao �nal da subida� as entradas do mestre s�ao habilitadas e este come ca a atualizar seu estado interno em fun c�ao as entradas� O mestre permanece assim at�e o in��cio da descida do pulso de clock� quando suas entradas s�ao desabilitadas� e ao �nal da descida seu estado �e transferido ao escravo� Com isso� a sa��da do �ip��op escravo �e completamente isolada de eventuais oscila c�oes nas entradas Sm e Rm� A �gura a seguir ilustra esse comportamento� t transfere estado ao escravoisola mestre do escravo registra entrada do mestre desabilita entradas do mestre clock O �ip��op de tipo mestre�escravo caiu em desuso com o surgimento de entradas sens��veis a transi c�ao� sendo raramente usado hoje em dia� ����� Convers�ao entre �ip��ops Os �ip��ops apresentados t em comportamentos similares� e podem ser facilmente convertidos entre si� atrav�es de conex�oes simples e do uso de algumas portas adicionais� Vejamos alguns exemplos� � Convers�ao de �ip��op JK em �ip��op D� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� D J K Q Qclock FF�JK � Convers�ao de �ip��op JK em �ip��op T� clock T J K FF�JK Q Q � Convers�ao de �ip��op RS em �ip��op T� clockT FF�RS R S Q Q � Convers�ao de �ip��op RS em �ip��op JK� K J R S FF�RS Q Q clock � Convers�ao de �ip��op D em �ip��op T� clock QD Q FF�D T EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� ����� Par�ametros operacionais Para a opera c�ao correta dos �ip��ops alguns par ametros devem ser respeitados� sobretudo no que diz respeito �as caracter��sticas temporais dos sinais de entrada� Os par ametros mais importantes s�ao� Freq�u�encia m�axima f max � �e a m�axima freq�u encia admitida para o sinal de clock� ou seja� a m�axima freq�u encia de opera c�ao do dispositivo� Tempo de setup t setup � �e o tempo m��nimo de presen ca do sinal em uma entrada de dados antes da ocorr encia do pulso de clock� Tempo de perman�encia t hold � �e o tempo m��nimo que o sinal deve permanecer em uma en� trada de dados ap�os a transi c�ao do clock� Tempo de preset t preset � �e o tempo m��nimo que uma entrada do tipo preset ou clear precisa estar ativa para efetuar sua fun c�ao� Largura de pulso t w � �e o tempo m��nimo que o clock precisa permanecer em um n��vel alto �caso a porta seja sens��vel a �� ou baixo �caso a porta seja sens��vel a �� para que possa ser con��avel� A �gura abaixo ilustra esses par ametros� que s�ao fortemente dependentes da tecnologia empregada para a constru c�ao do dispositivo� Alguns destes valores ser�ao revistos no cap��tulo ��� mas os manuais de dados t�ecnicos dos dispositivos �Data Sheets dos fabricantes� os apresentam em detalhe� Q CLR Clock D t setup t hold t preset t w �� Diagramas de estado Podemos representar o comportamento de um circuito seq�uencial atrav�es de equa c�oes l�ogicas ou de tabelas�verdade� Essa forma de representa c�ao somente �e vi�avel para circuitos simples� contendo apenas um �ip��op� Quando a complexidade do circuito aumenta� torna�se necess�ario empregar outras formas de representa c�ao para de�nir seu comportamento de maneira �el e sem inconsist encias ou ambig�uidades� Uma ferramenta muito �util para a representa c�ao do comporta� mento de circuitos seq�uenciais complexos �e o diagrama de estados� tamb�em chamado aut�omato nito� que veremos nesta se c�ao� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� ����� Estrutura b�asica Um diagrama de estados �e uma constru c�ao gr�a�ca composta por um conjunto de estados �indica� dos por c��rculos� e de transi c�oes �indicados por arcos com setas�� Os estados representam todas as situa c�oes poss��veis para o sistema� e as transi c�oes indicam as mudan cas de estado poss��veis� e em que condi c�oes elas s�ao provocadas �os valores das entradas que as provocam�� O estado inicial do sistema �e indicado por um c��rculo duplo� Vejamos por exemplo o diagrama de estados de um sem�aforo� indicado na �gura a seguir� Esse diagrama possui os estados verde �estado inicial�� amarelo� vermelho e parado� As transi c�oes entre estados est�ao indicadas pelas setas� com os nomes dos eventos que as provocam� vermelho problema conserto avan�car avan�car verde parado problema avan�car amarelo problema No caso espec���co dos circuitos seq�uenciais s��ncronos� o diagrama de estados possui algumas caracter��sticas importantes que devem ser levadas em conta em sua interpreta c�ao� A primeira �e o seu aspecto s��ncrono�o diagrama deve indicar as mudan cas poss��veis no sistema no pr�oximo pr�oximo pulso de clock� em fun c�ao do valor das entradas do circuito naquele momento� Outra caracter��stica diz respeito �a nomea c�ao dos arcos que representam as transi c�oes� um determinado arco leva de um estado atual ao seu pr�oximo estado� e seu r�otulo indica a combi� na c�ao de entrada que ativa aquela transi c�ao e o valor de sa��da que ela ir�a provocar� A �gura abaixo ilustra esse funcionamento� �� � estado atual pr�oximo estado BA entrada sa��da A interpreta c�ao da transi c�ao acima �e a seguinte� no pr�oximo pulso de clock� se o sistema estiver no estado interno A e ocorrer a entrada ��� ent�ao o sistema passar�a ao estado B e a sa��da passar�a a valer �� ����� Um exemplo� o somador serial Vamos usar o diagrama de estados para representar o comportamento de um circuito um pouco mais complexo� um somador completo serial� Este circuito tem duas entradas A t e B t que EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� recebem os dois d��gitos bin�arios a somar� e uma sa��da S t � que apresenta a soma obtida� Al�em disso� o circuito armazena o excesso C t�� �carry� da soma anterior e considera esse valor na soma atual� Desta forma� podemos somar n�umeros bin�arios longos� processando um bit por pulso de clock� A t B t S t clock �������������� �������������� �������������� P A partir das entradas A t e B t e do excesso da �ultima soma C t�� podemos construir a seguinte tabela�verdade para a soma atual S t e seu excesso C t � C t�� A t B t S t C t � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � O valor a ser memorizado �e o �ultimo excesso� que constitui portanto o estado interno do sistema� Com isso podemos deduzir que o sistema possui dois estados internos� um quando C t�� � �� que chamaremos q � � e outro quando C t�� � �� que chamaremos q � � Podemos ent�ao construir o diagrama de estados que representa seu comportamento� considerando como entradas o par A t B t e como sa��da a soma S t � �� � �� � �� � q � �� � �� � �� � q � �� � �� � O diagrama acima permite representar de forma sucinta e sem ambig�uidades o compor� tamento esperado para o somador serial� Esses diagramas ser�ao de suma import ancia para a an�alise e projeto de circuitos seq�uenciais s��ncronos� por isso sua estrutura deve ser perfeitamente compreendida� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� ����� Tabelas de estados Uma forma alternativa de representa c�ao do comportamento de um circuito seq�uencial �e sob a forma de uma tabela� que indica para cada estado e para cada combina c�ao das entradas� o pr�oximo estado e o valor da sa��da �sob a forma de fra c�ao�� Para o somador serial podemos construir a seguinte tabela de estados �que pode ser obtida da tabela�verdade ou do diagrama de estados�� q A B �� �� �� �� q � q � � q � � q � � q � � q � q � � q � � q � � q � � O diagrama de estados e a tabela de estados cont�em exatamente a mesma informa c�ao e por isso s�ao equivalentes� ����� Diagramas de estado dos �ip��ops Podemos construir os diagramas de estado dos �ip��ops a partir das tabelas�verdade e das equa c�oes l�ogicas vistas at�e o momento para os mesmos� O diagrama de estado de um �ip��op �e bastante simples� porque a sa��da se confunde com o pr�oximo estado interno do sistema �Q �e ao mesmo tempo sa��da e estado�� Vejamos como �cam os diagramas de estado dos principais �ip��ops� Flip op RS� Considerando como entrada o par R S e como sa��da Q� q � �� � �� � �� � �� � q � �� � �� � �� � �� � Flip op D� Considerando como entrada D e como sa��da Q� � � � � � � � � q � q � Flip op T� Considerando como entrada T e como sa��da Q� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero � � � q � � � � � q � � � Flip op JK� considerando como entrada o par JK e como sa��da Q� �� � �� � �� � �� � �� � �� � �� � �� � q � q � ��� An alise de circuitos seq�uenciais s �ncronos O comportamento de um circuito seq�uencial �e de�nido por uma seq�u encia de estados que evolui em fun c�ao de seu estado atual e das entradas do circuito� essa evolu c�ao �e cadenciada por um sinal de clock� A partir das de�ni c�oes apresentadas no in��cio deste cap��tulo� podemos propor a seguinte estrutura gen�erica para um circuito seq�uencial s��ncrono� clock estado atual entradas E � E � E n Y � Y � Y r �ip��op ��� �ip��op �ip��op S � S � S m sa��das X � X � X r excita�c ao dos �ip��ops l�ogica combinacional Na estrutura acima� a parte combinacional fornece as sa��das S do circuito e os sinais de controle X que ir�ao excitar os �ip��ops� ambos em fun c�ao de suas entradas E e de seu estado EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� atual Y � Os �ip��ops armazenam o estado Y do sistema� cuja evolu c�ao �e cadenciada pelo sinal de clock� ����� Objetivo As rela c�oes entre entradas� estado atual� sa��das e pr�oximo estado podem ser completamente especi�cadas atrav�es de um diagrama de estados� como vimos na se c�ao ���� O objetivo principal da an�alise de um circuito seq�uencial s��ncrono �e a obten c�ao de um diagrama de estados indicando seu comportamento� e o estudo deste para a compreens�ao do funcionamento do circuito� Para a an�alise de um circuito devem ser efetuados os seguintes passos� �� Identi�car as vari�aveis �sinais� de entrada� de sa��da� de controle dos �ip��ops �excita c�ao� e de estado� � Obter as equa c�oes relativas �a parte combinacional do circuito� atrav�es das t�ecnicas j�a estudadas no cap��tulo �� S i �t� � F�E � �t�� � � � � E n �t�� Y o �t�� � � � � Y r �t�� X k �t� � G�E � �t�� � � � � E n �t�� Y o �t�� � � � � Y r �t�� �� Escrever as equa c�oes de pr�oximo estado de cada �ip��op� em fun c�ao do tipo de �ip��op� de seu estado atual e das entradas de controle X i � Y i �t� �� � H�Y i �t��X i �t�� �� Montar uma tabela�verdade relacionando cada uma das entradas E�t�� sa��das S�t�� estados X�t� e pr�oximos estados X�t� ��� com a seguinte forma� E � t� � � � E n t� X � t� � � � X r t� S � t� � � � S m t� X � t� �� � � � X r t� �� � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �� A partir da tabela� construir o diagrama de estados do circuito� A seguir veremos como a t�ecnica de an�alise �e aplicada� atrav�es do estudo de dois exemplos� ����� Um exemplo Vamos analisar o circuito da �gura a seguir� para obter seu diagrama de estados� J � Q � FF� K � � J � Q � FF K � J � Q � FF� K � S clock EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� O circuito pode ser redesenhado para colocar em evid encia a separa c�ao existente entre suas partes combinacional e seq�uencial �o sinal de clock dos �ip��ops �ca subentendido�� � Q � J � FF� K � Q � J � FF K � Q � J � FF� K � S Nossoprimeiro passo na an�alise consiste em identi�car todas as vari�aveis envolvidas� � Vari�aveis de entrada� nenhuma � Vari�aveis de sa��da� S � Vari�aveis de controle� J � K � J � K � J � K � � Vari�aveis de estado� Q � Q � Q � A seguir vamos identi�car e re�nar as equa c�oes� � Sa��da� S�t� � Q � �t� � Controle� J � �t� � K � �t� � � J � �t� � K � �t� � Q � �t� J � �t� � K � �t� � Q � �t�Q � �t� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � Pr�oximo estado� Q � �t� �� � J � �t�Q � �t� �K � �t�Q � �t� � �Q � �t� � �Q � �t� � Q � �t� Q � �t� �� � J � �t�Q � �t� �K � �t�Q � �t� � Q � �t�Q � �t� �Q � �t�Q � �t� � Q � �t��Q � �t� Q � �t� �� � J � �t�Q � �t� �K � �t�Q � �t� � Q � �t�Q � �t�Q � �t� � �Q � �t�Q � �t��Q � �t� � �Q � �t�Q � �t���Q � �t� A partir desses dados podemos construir a tabela�verdade para esse circuito� Para sua constru c�ao� devem ser enumeradas todas as combina c�oes poss��veis para as entradas E�t� e estados dos �ip��ops Q�t�� A partir desses dados e das equa c�oes obtidas� podem ser determinadas as sa��das do sistema S�t� e os estados futuros dos �ip��ops Q�t � ��� Deve�se observar que cada combina c�ao de estados dos �ip��ops corresponde a um estado interno q i diferente para o sistema� Entradas Estado atual Sa��das Pr�oximo estado � n o Q � �t� Q � �t� Q � �t� S�t� Q � �t� �� Q � �t� �� Q � �t� �� n o � q � � � � � � � � q � � q � � � � � � � � q � � q � � � � � � � � q � � q � � � � � � � � q � q � � � � � � � � q � � q � � � � � � � � q � � q � � � � � � � � q � � q � � � � � � � q � A partir da tabela�verdade obtida podemos montar o diagrama de estados do circuito� que representa seu comportamento temporal� � � � � � � � � � � � � � � � � q � q � q � q � q � q � q � q EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� O diagrama de estados do circuito permite observar facilmente que a seq�u encia de va� lores da sa��da do circuito ser�a composta alternadamente por quatro ��� e quatro ���� ������������������������� � � ����� Outro exemplo Vamos analisar o circuito da �gura a seguir� para obter seu diagrama de estados� X Z Q � D � FF� Q � D � FF Q � Primeiramente vamos identi�car todas as vari�aveis envolvidas� � Vari�aveis de entrada� X � Vari�aveis de sa��da� Z � Vari�aveis de controle� D � D � � Vari�aveis de estado� Q � Q � A seguir vamos identi�car e re�nar as equa c�oes� � Sa��da� Z�t� � X�t� �Q � �t� � Controle� D � �t� � Q � �t� �Q � �t� D � �t� � X�t�Q � �t� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � Pr�oximo estado� Q � �t� �� � D � �t� � Q � �t� �Q � �t� Q � �t� �� � D � �t� � X�t�Q � �t� A partir desses dados podemos construir a tabela�verdade para esse circuito� Entradas Estado atual Sa��das Pr�oximo estado X�t� n o Q � �t� Q � �t� Z�t� Q � �t� �� Q � �t� �� n o � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � � q � � � � � � q � Finalmente podemos montar o diagrama de estados do circuito� q � q � ��� � � � � � q � q � � � � � � � � � Como vimos anteriormente� podemos tamb�em representar o diagrama de estados na forma de uma tabela de estados� estado entradas atual X�t� � � X�t� � � q � q � � q � � q � q � � q � � q � q � � q � � q � q � � q � � �� Projeto de circuitos seq�uenciais s �ncronos O projeto de circuitos seq�uenciais s��ncronos segue uma abordagem an�aloga �a utilizada no proces� so de an�alise� mas em sentido inverso� Desta forma� o projeto pode ser decomposto nos seguintes passos� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� �� Descri c�ao completa da opera c�ao desejada para o circuito� envolvendo� � identi�ca c�ao das entradas e sa��das� � identi�ca c�ao dos estados internos �n �ip��ops para n estados�� � de�ni c�ao do comportamento desejado� atrav�es de um diagrama de estados� � Determina c�ao da tabela�verdade para o circuito� com base nos valores poss��veis para as entradas e estados internos do circuito� Esta tabela tamb�em dever�a conter colunas para os sinais de excita c�ao dos �ip��ops� em fun c�ao do tipo de �ip��op escolhido� �� Minimiza c�ao das fun c�oes correspondentes �a parte combinacional do circuito� ou seja� sa��das e controles dos �ip��ops� �� Constru c�ao do circuito �nal� Para a determina c�ao da tabela�verdade teremos de empregar �tabelas de excita c�ao� para os �ip��ops� que permitem determinar os valores das entradas de controle em fun c�ao da transi c�ao de estado desejada� Essas tabelas podem ser facilmente deduzidas a partir das tabelas�verdade dos �ip��ops� Por exemplo� para o �ip��op JK temos� Q t J t K t Q t�� � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �� Q t Q t�� J t K t � � � X � � � X � � X � � � X � De maneira similar podemos obter a tabela de excita c�ao para o �ip��op D� Q t D t Q t�� � � � � � � � � � � � � �� Q t Q t�� D t � � � � � � � � � � � � �� �� Um exemplo Neste exemplo vamos projetar um circuito para implementar o somador serial cujo comporta� mento foi apresentado na se c�ao ���� � Nosso primeiro passo �e determinar a opera c�ao desejada para o circuito� e para isso vamos determinar os seguintes dados� � Entradas� os bits a somar� A�t� e B�t� � Sa��da� a soma acumulada� S�t� � Estados internos� dois estados� indicando o excesso da �ultima opera c�ao efetuada� sem carry �q � � e com carry �q � �� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � Comportamento� indicado no diagrama de estados apresentado na se c�ao ���� � Como temos dois estados internos� precisaremos de apenas uma vari�avel de estado Q�t� e por conseq�u encia apenas um �ip��op� Neste ponto podemos montar a tabela�verdade do circuito� J�a conhecemos A t � B t � S t � Q t e Q t�� � apresentados no diagrama de estados� Devemos ent�ao escolher um tipo de �ip��op para a implementa c�ao e obter as colunas correspondentes �a sua excita c�ao� Essas colunas ser�ao determinadas a partir de cada par �estado atual � estado futuro� para cada �ip��op� usando a tabela de excita c�ao do �ip��op escolhido� Escolhendo um �ip��op JK ou D� nossa tabela de estados assume a seguinte forma� entradas estado atual sa��das pr�oximo estado excita c�ao dos �ip��ops A t B t Q t S t Q t�� J t K t D t � � � � � � X � � � � � � � X � � � � � � � X � � � � � � � X � � � � � � X � � � � � � � X � � � � � � � X � � � � � � � X � � Com a tabela construida� podemos passar �a determina c�ao das fun c�oes combinacionaisne� cess�arias �a gera c�ao da sa��da e das excita c�oes do �ip��op� Para S t podemos construir o seguinte mapa de Karnaugh� Q A B �� �� �� �� � � � � � � �� S t � A t �B t �Q t Para J t temos� Q A B �� �� �� �� � � � X X X X �� J t � A t B t Para K t temos� Q A B �� �� �� �� � X X X X � � �� K t � A t B t � A t �B t A partir das fun c�oes m��nimas obtidas podemos sintetizar a parte combinacional do circuito� que acoplada ao �ip��op nos dar�a o circuito �nal� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� FF Q J K clock A t B t S t O circuito acima pode ser apresentado de uma forma mais agrad�avel e intuitiva� FF Q J K clock A t B t S t �� �� Outro exemplo Vamos construir um circuito para implementar o comportamento descrito atrav�es do seguinte diagrama de estados� q � q � q � � � � � � � � � � � � � Nosso primeiro passo �e determinar a opera c�ao desejada para o circuito� e para tal vamos determinar os seguintes dados� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � Entrada� uma entrada� que chamaremos E t � Sa��da� uma sa��da� que chamaremos S t � Estados internos� o sistema possui tr es estados �q � � q � e q � �� o que nos leva a um m��nimo de dois �ip��ops e portanto duas vari�aveis de estado Q� t e Q t � cuja combina c�ao nos permitir�a a indica c�ao do estado do sistema� Q� t Q t estado � � q � � � q � � � q � � � sem uso � Comportamento� indicado no diagrama de estados apresentado acima� Neste ponto podemos montar a tabela�verdade do circuito� J�a conhecemos E t � S t � Q� t � Q t � Q� t�� e Q t�� � apresentados no diagrama de estados� Escolhendo um �ip��op JK� devemos ent�ao determinar J� t � K� t � J t e K t � entrada estado atual sa��da pr�oximo estado excita c�ao dos �ip��ops E t n o Q� t Q t S t n o Q� t�� Q t�� J� t K� t J t K t � q � � � � q � � � � X � X � q � � � � q � � � � X X � � q � � � � q � � � X � � X � � � � X � X X X X X X � q � � � � q � � � � X � X � q � � � � q � � � � X X � � q � � � � q � � � X � � X � � � � X � X X X X X X Com a tabela assim construida� podemos passar �a determina c�ao das fun c�oes combinacionais necess�arias �a gera c�ao da sa��da e das excita c�oes dos �ip��ops� em fun c�ao da entrada E t e dos estados Q� t e Q t � Para S t podemos construir o seguinte mapa de Karnaugh� E t Q� Q� �� �� �� �� � X � X � �� S t � E t Q� t Para as excita c�oes J� t � K� t � J t e K t temos� E t Q� Q� �� �� �� �� � X X � � X X �� J� t � E t Q t E t Q� Q� �� �� �� �� � X X X � � X X X �� K� t � E t EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero � E t Q� Q� �� �� �� �� � X X � � X X �� J t � E t Q� t E t Q� Q� �� �� �� �� � X � X X � X � X X �� K t � � A partir das fun c�oes m��nimas obtidas podemos sintetizar a parte combinacional do circuito� que acoplada aos �ip��ops nos dar�a o circuito �nal� FF� J � K � Q � Q � FF� J � K � Q � Q � E t S t � ��� Principais circuitos seq�uenciais s �ncronos Nesta se c�ao veremos alguns circuitos seq�uenciais s��ncronos de uso bastante freq�uente� e portanto facilmente encontrados na forma de chips completos� Esses circuitos podem tamb�em ser sinteti� zados atrav�es da t�ecnica de projeto vista na se c�ao anterior� Abordaremos aqui os registradores de deslocamento e os contadores� ����� Registradores de deslocamento Um registrador de deslocamento �e um arranjo linear de n �ip��ops capaz de armazenar n bits de informa c�ao� A cada pulso de clock os dados podem ser deslocados uma posi c�ao para a direita ou para a esquerda� de acordo com a implementa c�ao do registrador� o que justi�ca o nome desse dispositivo� Os dados podem ser carregados no registrador de forma paralela �todos simultaneamente� atrav�es de entradas especiais� ou seq�uencial� atrav�es de um dos extremos do EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� registrador e fazendo uso do mecanismo de deslocamento de bits� A �gura a seguir mostra o diagrama simpli�cado de um registrador de deslocamento para a direita com � bits �foram omitidos o sinal de clock e as entradas de controle�� E s S s E � E � E � E � E � E � E � E S � S � S � S � S � S � S � S entrada entrada paralela sa��da paralela sa��da serialserial As duas setas indicam os sentidos poss��veis do �uxo de dados no interior do registrador de deslocamento� � �uxo seq�uencial� os dados �uem para a direita na cad encia do clock� O primeiro �ip� �op assume o valor da entrada serial E s � e o dado do outro extremo� que j�a atravessou o registrador� �e apresentado na sa��da serial S s � Portanto� a cada pulso de clock o dado mais antigo ��a direita� �e descartado e um novo dado entra no registrador ��a esquerda�� Desta forma� um dado demora n pulsos de clock para atravessar um registrador de deslocamento de n bits� � �uxo paralelo� o conte�udo do registrador pode ser acessado atrav�es das sa��das paralelas� e pode ser totalmente alterado fazendo�se uso das entradas paralelas� Essas opera c�oes normalmente podem ser efetuadas de maneira ass��ncrona� Podemos compreender melhor o funcionamento de um registrador de deslocamento analisan� do seu comportamento temporal� O diagrama de tempo a seguir mostra o comportamento de um registrador de deslocamento de � bits com o conte�udo inicial ���� �apenas um bit ativo no primeiro registro�� e com E s � �� clock S � S � S � S � Segundo a maneira como a informa c�ao �ui no interior de um registrador de deslocamento� podemos classi�c�a�lo em quatro grupos� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � S�erie�s�erie� como cada bit demora n pulsos de clock para atravessar o registrador� este dispositivo �e usado em linhas de retardo digitais� para criar atrasos no sinal digital �por exemplo� em c amaras de eco digitais podem ser usados registradores com milhares de bits�� � S�erie�paralelo� os dados s�ao carregados em s�erie e retirados atrav�es da sa��da paralela� Esta estrutura �e normalmente usada para em comunica c�ao de dados� para converter sinais seriais �na linha telef onica� em sinais paralelos �no interior do computador�� � Paralelo�s�erie� exerce a fun c�ao inversa do anterior� sendo por isso tamb�em empregado em comunica c�ao de dados� � Paralelo�paralelo� a carga e descarga do registrador �e feita atrav�es das portas paralelas� Pode ser usado para deslocar �shift� valores bin�arios� ou para armazen�a�los temporaria� mente �bu er�� Veremos a seguir algumas estruturas simples para a implementa c�ao dos registradores de deslocamento� Empregamos �ip��ops de tipo D por serem os que melhor se enquadram neste tipo de aplica c�ao� e por sua simplicidade� Para construir um registrador de deslocamento s�erie� s�erie� basta acoplarmos �ip��ops tipo D em s�erie� D QFFD QFF D QFF D QFF S s E s clock O registrador s�erie�paralelotem uma implementa c�ao similar� bastando extrair a sa��da indivi� dual de cada �ip��op para compor a sa��da paralela� Para construir os registradores paralelo�s�erie e paralelo�paralelo� usamos as entradas preset e clear de cada �ip��op para carregar o registrador com os valores presentes na entrada paralela� D QFFD QFF D QFF D QFF S s E s clock E � E � E n E � carregar pr pr pr prclr clr clr clr EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� Podemos tamb�em construir um registrador bidirecional� cujo sentido de deslocamento �da esquerda para a direita ou vice�versa� �e estabelecido atrav�es de uma porta de controle M � � M � �� esquerda � direita� E ed � FF � � FF � � FF � � FF � � S ed � M � �� direita � esquerda� E de � FF � � FF � � FF � � FF � � S de Q D Q D Q D Q D clock E ed S de M M E de S ed � � ����� Contadores Contadores s�ao circuitos seq�uenciais que permitem contar pulsos de uma entrada� apresentando a contagem sob a forma de um n�umero bin�ario� em uma sa��da com n bits� Os contadores t em muitas aplica c�oes� dentre as quais a contagem de eventos� a divis�ao de freq�u encia� o sequencia� mento de opera c�oes� etc� Podemos classi�car os contadores segundo diversos par ametros� � Sincronismo� um contador pode ser s��ncrono� quando todos os seus �ip��ops est�ao sob o comando de um mesmo clock� ou ass��ncronos� quando os �ip��ops podem ser excitados por clocks distintos� � Sentido� um contador pode contar de forma ascendente ou descendente� ou ambos� � Programa c�ao� um contador pode efetuar uma contagem entre dois extremos �xos� ou podemos estabelecer os valores inicial e �nal para a contagem� O contador de implementa c�ao mais simples �e o ass��ncrono ascendente� que pode ser facilmente obtido atrav�es da associa c�ao de �ip��ops tipo T em cascata� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� � QT FF Q T Q Q � Q � Q � Q � Q FF T QQT FF QQ FF clock O circuito acima permite contar �� passos� de ���� � a ���� � � em sentido ascendente� como mostra o diagrama temporal a seguir� Q � Q � Q � Q � � � � � � � � � �������� � � � � � � � � �������� � � � � � � � ������� � � � � � � � ������� clock Caso seja necess�aria uma contagem com sa��da seq�uencial� podemos associar �a saida do contador um decodi�cador � � ��� e assim teremos na sa��da do decodi�cador uma seq�u encia S � � S � � S � � � � � � S �� que evolui a cada pulso do clock� Tamb�em podemos ver o circuito anterior como um divisor de freq�u encia� para um sinal de clock de freq�u encia f c � a sa��da Q � tem freq�u encia f c � � a sa��da Q � tem freq�u encia f c �� e assim por diante� Para a constru c�ao de um contador ass��ncrono descendente basta usar as sa��das Q para associar os �ip��ops� O contador da �gura a seguir efetua o ciclo ���� � ���� � ���� � ����� ����� � � � � ����� � Q FF T Q Q � Q � Q � Q � Q FF T QT Q FF QQ FF T Q clock EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� Podemos associar os dois circuitos e obter um contador ascendente�descendente� sob o co� mando de uma porta de controle M � caso M � � teremos uma contagem ascendente� e caso M � � ela ser�a descendente� M � T Q FF Q Q FF T Q O projeto de contadores s��ncronos pode ser feito facilmente atrav�es da t�ecnica de projeto descrita neste cap��tulo� Duas estruturas de contadores s��ncronos s�ao bastante conhecidas� o contador s��ncrono com transporte s�erie ou com transporte paralelo� Estes nomes indicam a forma como a evolu c�ao dos bits menos signi�cativos do contador s�ao consideradas na evolu c�ao dos bits mais signi�cativos� Ambas as estruturas s�ao apresentadas a seguir �para � bits�� FF T Q FF T Q FF T Q FF T Q � clock Q � Q � Q � Q � FF T Q FF T Q FF T Q FF T Q � clock Q � Q � Q � Q � EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� Para a constru c�ao de contadores s��ncronos decrescentes ou bidirecionais podem ser seguidos os mesmos procedimentos apresentados para os contadores ass��ncronos� ou seja� usar Q ao inv�es de Q ou associar uma l�ogica de controle para selecionar entre Q e Q� Os contadores vistos at�e o momento permitem contar M � n passos� onde n �e o n�umero de �ip��ops usados� Podemos no entanto construir contadores para operar com um valor M qualquer� que chamaremos contadores em m�odulo M� Por exemplo� um contador em m�odulo � permite contar � passos� percorrendo o ciclo ���� ���� ���� ���� ���� ���� � � �� O primeiro passo para a constru c�ao de um contador em m�odulo M �e a determina c�ao do n�umero de �ip��ops necess�arios para a contagem� Isso pode ser feito com base no n�umero de d��gitos bin�arios necess�arios para representar os estados do contador� Por exemplo� um contador em m�odulo � �� �� � ��� � � ir�a precisar de � �ip��ops� enquanto um contador em m�odulo � ir�a necessitar de � �ip��ops �pois � �� � ����� � �� A seguir deve�se construir um contador ass��ncrono usando os �ip��ops necess�arios� Para obter a contagem at�e M � deve�se conectar todas as sa��das ativas no estadoM a uma porta AND que ir�a ativar as entradas clr de todos os �ip��ops� Assim� quando a contagem atingir M � a porta AND ser�a ativada e os �ip��ops voltar�ao a zero� reiniciando a contagem� O circuito a seguir usa essa t�ecnica para implementar um contador em m�odulo � �ou seja� que vai de � a ��� � Q � Q � Q � Q � Q � T Q FF FF QT T Q FF FF T Q FF T Q clrclr clr clr clr clock ��� Exerc �cios �� Projete um registrador em anel de � bits� com deslocamento para a direita� Qualquer que seja o valor inicial� o valor de cada bit �e deslocado para a direita� e o �ultimo �a direita passa a ser o primeiro �a esquerda� O bit da esquerda �e o mais signi�cativo� Use �ip��ops de tipo D� � Projete um contador de � bits com clear� usando �ip��ops de tipo T� �� Projete um contador crescente�decrescente de bits em c�odigo Gray� Se a entrada U � � o contador �e crescente� e sen�ao �e decrescente� Esse tipo de contador �e usado para controlar motores de passo bidirecionais� �� Projete um contador program�avel obedecendo as caracter��sticas da tabela a seguir� usando �ip��ops de tipo JK� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� entradas modo de x � x � opera c�ao � � n�ao muda � � m�odulo � � � m�odulo � � � m�odulo � �� Considere um somador paralelo de � bits� no qual X �e o sinal de controle� e A e B s�ao os registradores de � bits� Se X � � nenhuma opera c�ao �e efetuada� mas se X � � �e realizada a soma dos registradores A e B� e o resultado �e depositado no registrador A� Projete o circuito do somador� considerando que o mesmo pode ser decomposto em c�elulas somadoras de � bit �o excesso ou carry de cada est�agio deve servir como entrada para o est�agio seguinte�� �� Construa o diagrama de estados do gerador pseudo�aleat�orio de ru��do cujo circuito �e apre� sentado a seguir� D Q FF D Q FF D Q FF D Q FF output clock �� Projete um circuito detector de paridade par serial para palavras de � bits� usando �ip� �ops de tipo D� e responda� a� quantos pulsos de rel�ogio s�ao necess�arios para detectar a paridadede uma palavra� b� compare o circuito obtido com o detector de paridade paralelo apresentado na se c�ao ���� �� Obtenha o diagrama de estados do circuito a seguir� J Q FF K K FF J Q J Q FF K clock output� �� Obtenha o diagrama de estados do circuito a seguir� EEL���� � Sistemas Digitais � EEL�UFSC � Prof� Carlos Maziero �� input clock output J Q FF QK Q FF J Q K ��� Projete um divisor de freq�u encia por ���
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