Apostila - Eletrônica Digital II

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Eletrônica Digital 2 
José Eduardo Carvalho Monte 
 
 
 
Curso de Automação Industrial 
 
 
 
 Instituto Federal de Minas Gerais – Campus Ouro Preto 
 
 
 
 
 
Ouro Preto – MG 
2017
 
Sumário 
 
Cap 1 – Circuitos Multivibradores 4 
1.1. Projetos de Multivibradores Monoestáveis 6 
1.2. Projetos de Multivibradores Astáveis 11 
Cap 2 – Circuitos Biestáveis Flip-Flops 18 
2.1 Flip-flop Reset-Set 18 
Cap 3 – Circuitos Biestáveis Flip-Flop com Clock 22 
3.1. Sinais de Sincronismo 22 
3.2. O Circuito FF-RS com Clock 23 
3.3. Circuitos com Clock operando pelo Flanco 25 
3.3.1. Flip-flop Reset-Set com acionamento pelo flanco positivo 25 
3.3.2. Flip-flop Reset-Set Mestre-Escravo 27 
3.4. Flip-flop JK 29 
3,4.1. Circuito com ausência de R=S=1 29 
3.4.2. Problema do Race e Solução 30 
3.4.4. Variações do FF-JK: Tipo T e Tipo D 30 
3.5. Entradas Incondicionais Clear e Preset 32 
Cap 4 – Contadores Binários Assíncronos 34 
4.1.1. Contador Assíncrono Módulo igual a 2n 36 
4.1.2. Contador Assíncrono Módulo diferente a 2n 38 
4,2, Propostos 40 
Cap 5 – Contadores Binários Síncronos 41 
5.1 Projetos de Contadores Síncronos 42 
Cap 6 – Registros de Deslocamento ou Shift Register 47 
Cap 7 – Memórias Semicondutoras 53 
7.1. Memória ROM 54 
7.1.1. Construção de uma Memória ROM semicondutora 54 
7.2. Memória PROM / Memória EPROM 59 
7.4. Memória RAM 60 
7.5. Expansão de Memória 65 
7.5.1. Expansão Paralela 65 
7.5.2. Expansão da Capacidade de Endereços 67 
Cap 8 – Conversores Digital / Analógico – Conversores Analógico / Digital 82 
8.1. Conversor Digital / Analógico 82 
8.2. Conversor Analógico / Digital 86 
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Palavra do professor-autor 
 
Prezado estudante, 
 
Essa disciplina é complementação do conteúdo de Eletrônica Digital. É 
necessária a compreensão de seus fundamentos. Sendo assim, o estudo de 
Eletrônica Digital foi o degrau inicial para o desenvolvimento do conteúdo que agora 
começa. 
As técnicas de obtenção e de simplificações de equações, bem como as 
técnicas de elaboração de circuitos, são necessárias para o bom desenvolvimento 
desse conteúdo. 
A partir dessa etapa do estudo, a utilização de outras fontes além desse 
caderno, tais como livros e revistas técnicas, é de fundamental importância. 
 Nesse conteúdo serão analisadas as Lógicas Combinacionais, onde palavras 
binárias são entregues às entradas do circuito e ele responde de acordo com as 
operações booleanas implementadas neles e as Lógicas Sequenciais, onde as 
operações acontecem, a partir de estímulos, de forma sequencial ou temporizada. 
Todos os dispositivos vistos nessa disciplina são as bases de operação de 
sistemas computacionais. Logo, sua compreensão e utilização podem facilitar o 
desempenho de funções e a operação desses sistemas. 
 
Apresentação da Disciplina 
 
O estudo das Lógicas Sequenciais envolve análises de funcionamento 
sequencial e dos circuitos e dispositivos que possibilitam operações sucessivas. 
Serão estudados os circuitos geradores de sinais de sincronismo (multivibradores), 
os circuitos de memória ou retenção de dados (flip-flops), os circuitos construídos 
usando-os como base (contadores e registradores), as memórias semicondutoras e 
os circuitos conversores de sinais analógicos e digitais. 
Para avaliação desse conteúdo, serão usadas atividades a serem 
desenvolvidas ao final de cada aula, as atividades desenvolvidas nas aulas 
presenciais, as atividades propostas para desenvolvimento e fixação e por meio de 
provas presenciais. 
A constante busca de complementos de aprendizagem e a utilização de 
programas computacionais de simulação de circuitos auxiliarão na fixação dos 
conteúdos. Nada disso, o estudo neste material e atividades auxiliares, terá valia se 
a dedicação necessária ao ensino à distância não for a tônica da participação nesse 
curso. 
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Projeto instrucional 
Disciplina: Eletrônica Digital 2 
Ementa básica da disciplina: 
AULAS OBJETIVOS MATERIAIS CARGA 
HORÁRIA 
1. Circuitos 
Multivibradores 
Desenvolver circuitos, a partir de 
componentes eletrônicos, que 
gerem sinais capazes de 
promover acionamentos. 
Caderno de 
Notas de Aula, 
livros citados 
na bibliografia. 
 
2. Circuitos 
Biestáveis ou 
Flip-Flops 
Analisar e construir células de 
armazenagem de dados de 
entrada controlada ou não. 
 
3. Circuitos 
Biestáveis 
Flip-Flops 
Analisar e construir circuitos FF 
com acionamento de Clock 
 
 
4. Contadores 
Binários 
Assíncronos 
Construir contadores a partir dos 
circuitos biestáveis na 
modalidade assíncrona. Caderno de Notas de Aula, 
livros citados 
na bibliografia. 
 
5. Contadores 
Binários 
Síncronos 
Construir contadores a partir dos 
circuitos biestáveis na 
modalidade síncrona. 
 
5. Registros de 
Deslocamento 
ou Shift 
Register 
Construir dispositivos de 
armazenagem temporária, 
capazes de promover conversão 
serial-paralela ou paralela-serial. 
Caderno de 
Notas de Aula, 
livros citados 
na bibliografia. 
 
7. Memórias 
Semicondutoras 
Conhecer as técnicas de 
construção e utilização de 
memórias semicondutoras e suas 
associações de expansão para 
operação em sistemas 
computacionais 
 
8. Conversores 
Digital / 
Analógico 
Conversores 
Analógico / 
Digital 
Desenvolver e utilizar circuitos 
que possibilitem converter 
palavras digitais em sinais 
analógicos. 
Desenvolver e utilizar circuitos 
que possibilitem converter sinais 
analógicos em palavras digitais. 
 
 
 
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Cap 1 – Circuitos Geradores de Sinais de sincronismo, Osciladores ou 
Multivibradores. 
Definições: 
_ Multivibradores são circuitos eletrônicos, baseados em circuitos RC (associação de 
Resistores e Capacitores) que geram sinais que, por sua vez, promovem trocas de 
valores entre os níveis baixo e alto, ou vice-versa, “0””1” e “1””0”, gerando um 
sinal digital, a cada duas trocas consecutivas, tem-se o chamado Pulso digital. 
 
 
Figura 1 – Pulsos digitais 
 
Os sinais para sincronismo proporcionam o acionamento e desacionamento 
automático de dispositivos eletrônicos com temporizações previamente definidas. 
Apresentam seus circuitos em duas categorias: 
 
_ Multivibrador Monoestável (MVM) _ É um circuito multivibrador que fornecem um 
único pulso de clock na sua saída, estimulado por um sinal de disparo, chamado 
gatilho ou trigger. Apresenta um nível lógico de saída, geralmente baixo ou “0”, 
considerado estado estável (estado de repouso). O nível para o qual a saída passa 
após o disparo (ação de um pulso de disparo), o estado é considerado um estado 
não estável (estado inverso ao de repouso), permanecendo nele por um determinado 
intervalo de tempo, após o qual retorna para o estado de repouso. 
Isto é: Quando acionados pelo gatilho (pulso de disparo), geram um único pulso de 
duração t. (temporário), conforme a figura 2: 
 
 
Figura 2 – Pulso de Saída estimulado por um disparo 
 
Neste caso do diagrama a saída estará sendo acionada no instante em que o pulso 
de disparo passar para nível baixo “0”. Diz-se então que o circuito pode ser 
disparado por nível baixo de tensão ou por flanco negativo, ou pela borda de descida, 
ou pela borda negativa (↓). 
Um multivibrador monoestável só funciona depois do disparo ou gatilho. Assim é 
classificado Não-Regatilhável ou Regatilhável: 
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_ MVM Não-Regatilhável ou Não-Redisparável: Após o primeiro disparo, a saída 
muda de estado e fica assim durante o tempo que foi determinado. Antes de 
acabar esse tempo, não aceita outro disparo. Vejamos o diagrama na Figura 37: 
 
 
Figura 3 – Pulsos de saída de um Multivibrador Monoestável nãoRegatilhavel 
 
Nesta situação, a saída é disparada pelo primeiro nível baixo. Observe que ocorre 
um segundo pulso para 0, enquanto a saída está em nível alto (acionada). O 
segundo pulso é ignorado pelo circuito e a saída permanecerá acionada. 
 
_ MVM Regatilhável ou Redisparável: Neste caso, se ocorrer um novo pulso de 
disparo antes de terminar o tempo em que a saída está acionada, o circuito 
recomeça a temporização. No diagrama seguinte pode-se observar que após o 3o 
disparo, conta um novo tempo (t), conforme figura 4: 
 
 
Figura 4 – Pulsos de saída de um Multivibrador Monoestável Regatilhável 
 
Alguns circuitos M.V.M. são obtidos com a inclusão de resistores e capacitores para 
possibilitar a temporização da saída no nível considerado não estável. 
 
_ Multivibrador Astável (MVA) _ é um circuito que fornece um sinal digital de saída 
que alterna entre nível lógico alto e baixo, de forma periódica. Enquanto estiver em 
ligado, a saída apresenta uma alternância entre os níveis lógicos, permanecendo em 
cada um deles por tempos determinados que podem ser iguais ou não. Não 
apresentam estado de repouso. Veja na Figura 5. 
Isto é: Ao serem ligados, geram um sinal periódico de saída (T = t1+t2). 
(1-0-1-0-1-0...) 
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Figura 5 – Sinal de saída de um Multivibrador Astável 
1. Projetos 
 1.1. Projetos de M.V. Monoestáveis 
1.1.1. Multivibradores usando o integrado LM 555: 
O Circuito integrado LM 555 da National é um circuito muito versátil usado para 
promover temporizações. Necessita do acoplamento de uma malha ressonante RxC 
externa para executar as temporizações. 
Apresenta as seguintes características elétricas: 
Vcc = + 5 a + 15 V 
Vout em nível alto é aproximadamente o valor de Vcc. Em nível baixo, 0V. 
Ioutmáx = 200 mA 
Iccmáx em nível alto é de 1 mA e em nível baixo é de 10 mA 
Na Figura 6, pode ser vista a representação do Circuito Integrado do LM555: 
 
 
Figura 6 - Circuito Integrado do LM555 
Pino Função 
2 Disparo - Se dá quando a tensão nesse terminal for menor que 1/3 Vcc. A duração 
do pulso de disparo (101) deverá durar menos que o pulso de saída (em nível 
alto) 
3 Saída: apresenta nível alto quando disparado, gerando um pulso de duração de t = 
1,1 x R x C. Quando estiver em repouso, apresenta nível baixo (gera um pulso 
010). 
4 É o reset do circuito. Opera em nível baixo e quando for acionado manda a saída 
imediatamente para "0". Para desativá-lo, aplicar Vcc nele. 
5 Tensão de Contole ou entrada FM: Recebe uma tensão de controle para modificar o 
ponto de limiar para um nível desejado, que fará, então uma alteração do tempo de 
carga e descarga do capacitor, fornecendo durações diferentes de saída para a 
mesma relação R x C. Se aplicarmos uma tensão variável ao pino 5, teremos um 
sinal de saída modulada em frequência (FM). Quando não usado, acoplá-lo ao terra 
com um capacitor de 10 F. 
6 Limiar: A saída mudará de nível alto para nível baixo toda vez que a tensão neste 
ponto for igual ou maior que 2/3 de Vcc ou que a tensão aplicada no pino 5. 
7 Descarga: Por ele o capacitor se descarrega através do coletor-emissor do 
Transistor T1, acoplando-o ao terra, quando Q=1. 
 
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O timer 555 só possibilita a construção de M.V.M. não-regatilhável. 
Seja o circuito: 
 
 
 Figura 7 - Circuito de M.V.M. não-regatilhável com LM555 
 
Possui um estado estável e, quando disparado, vai para o outro estado quase estável 
ou instável, por um tempo de t = 1,1 x R x C, retornando a seguir ao valor estável, 
estabelecendo um único pulso de saída. 
 
1,1.R.Ct = 
 
Funcionamento: 
_ Aplica-se um pulso 101 na entrada de disparo (pino 2). 
_ Imediatamente a saída (pino 3) muda para nível alto e permanece por um tempo “t, 
retornando após para o nível baixo. 
 
Exemplo: 
a) Usando LM 555, calcular o tempo de duração para o circuito seguinte: 
 
Solução: 
Aplicação de valores diretamente na fórmula: 
 
R = 12 kΩ, C = 33µF 
t = 1,1 x R x C 
t = 1,1 x 12 x 103 x 33 x 10-6 = 435,6 x 10-3 s 
 
 t = 435,6 ms 
 
 
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b) Projetar o circuito M.V.M. com 555 para gerar um pulso de 1 segundo. 
Usar C = 47µF 
Solução: 
 Sabe-se o tempo de duração do pulso (1 segundo), o valor do capacitor 
(C=47µF). Falta determinar o valor de R. 
t = 1,1 x R x C  R = t / (1,1 x C) 
 R = 19,342 kΩ 
 
Esse não é um valor comercial. Existem valores próximos que poderiam ser usados, 
considerando o fator de tolerância. Mas o usual é associar um resistor fixo de valor 
próximo e menor, em série com um resistor variável. 
Procedimento: Por exemplo, adotar um resistor fixo de 18 kΩ. O Valor restante, 
1,342 kΩ, deve ser ajustado em um resistor ajustável (potenciômetro ou trimpot). O 
valor desse ajustável deve ser próximo do dobro do valor para permitir o ajuste em 
uma região mais centralizada do ajustável: 
 
1,342 kΩ x 2 = 2,684 kΩ  valor próximo comercial é um potenciômetro linear 
de 2,7 kΩ. 
 
Assim, associando o resistor em série com o potenciômetro, tem-se: 
 
Figura 8 – Associação de resistor fixo com resistor variável (potenciômetro) em série 
acoplado ao multímetro na escala de Ohms 
 
O potenciômetro é ajustado até que o valor no multímetro registre o valor 
19,342 kΩ. Depois de ajustado, o conjunto “resistor+potenciômetro” será colocado no 
lugar do “R” no circuito. 
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Figura 9 - Circuito de M.V.M. não-regatilhável com LM555 
 
1.1.2. Com circuito SN 74LS123 
 
 
Figura 10 - Circuito Integrado do SN74123 
Tabela Funcional 
CLR A B Q Q 
L X X 
L H X H X 
X X L 
H L ↑ 
 H ↓ H 
↑ L H 
 
Os M.V.Monestáveis deste integrado são Regatilháveis, isto é, após sofrer um 
disparo, se, antes da saída retornar a seu nível estável, aplicarmos outro disparo, o 
circuito anulará o primeiro e recomeçará a temporização de um novo pulso de saída. 
O efeito que temos é que a temporização foi aumentada. 
0,7)20,28.C2.(Rt2
R2
0,7+1.0,28.R2.C2t2
0,7)10,28.C1.(Rt1
R1
0,7+1.0,28.R1.C1t1
+=





=
+=





=
 
.0,37.R2.C2t2
0,37.R1.C1t1
=
= 
Modelo da Texas Instruments Modelo da Fairchil 
T
1= f e t2t1T += 
Observações: 
_ Para capacitores menor que 1ηF (1000pF = 1kpF), deve-se usar determinação 
gráfica. 
_ Usar fórmula Texas ou Fairchild para capacitores muito maiores que 1ηF. 
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Considerando componente da Texas Instruments, refazendo os exemplos: 
a) Para os dados dos exemplos anteriores, R = 12 kΩ, C = 33µF, com o 74121 
geraria um pulso de saída de 0,7)10,28.C1.(Rt1 += = 110,89 ms. 
 
b) O valor da resistência R, para t = 1s e C = 47µF, será: R = 75,987 kΩ. 
Ou seja, um resistor de 75 kΩ em série com um potenciômetro de 2,2 kΩ, ajustado 
para 987Ω. 
Pode-se usar qualquer um dos 2 M.V.M. do 74123. Nesse caso usaremos o primeiro: 
 
 
Atividades de Fixação: 
Propostos: 
1) Determinar o tempo de duração para o pulso de saída dos M.V.M. sendo dados 
 R = 27kΩ e C = 100µF 
a) usando 555 b) usando 74123 (Texas) c) usando 74123 (Fairchild) 
 
2) Projetar os m.v.m. para gerar um pulso de saída de 2,6 s, usando C = 220µF 
a) usando 555 b) usando 74123 (Texas) c) usando 74123 (Fairchild) 
 
3) Apresentar os gráficos por cada um dos circuitos. 
 
 
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1.2. Projetos de Multivibradores Astáveis 
1.2.1. Projetos com CI LM 555 
1.2.1.1. Configuração t1≠t2 
 
2.R2).C + (R1
1,443 = f 
 2.R2).C +0,693.(R1 T
.C0,693.(R2)t2 
R2).C +0,693.(R1t1 
=
=
=
 
Figura11 - Circuito Multivibrador Astável com 555, 
na configuração t1 diferente de t2 
Valores Limites para esse circuito: 
R1mín = R2 mín = 1 KΩ, (R1+R2)máx = 20 MΩ, Cmín = 1ηF, 
fmáx = 1 MHz, fideal ≤ 300 KHz 
Observação: Nesta configuração é impossível obter t1 = t2. 
 
Exemplo: 
a) Para o circuito seguinte, determinar o tempo de nível alto. O tempo de nível baixo, 
o período e a frequência e o gráfico do sinal de saída. 
 
 
24,56Hz = f
2.R2).C + (R1
1,443 = f ms 40,71 t2t1 T
 8,14mst20).4,7.100,693.(250.C0,693.(R2)t2 
32,57ms t1102500).4,7. +00,693.(750R2).C +0,693.(R1t1 
6-
-6
∴∴=+=
=∴==
=∴==
 
 
 
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b) Projetar um MVA usando 555 com t1=1,79 x t2, C = 2,2ηF, para gerar um sinal de 
50 kHz. 
Solução: calcular os valores de R1 e R2. 
 
f=1/T; T = t1 + t2; R2).C 0,693.(R1+t1 = ; .C0,693.(R2)t2 = 
 
 t1 = 1,79 x t2  T = 1,79 x t2 + t2 = 2,79 x t2  t2 = T / 2,79 
 
T = 1/50000  t = 20µs  t2 = 7,168µs e t1 = 12,832µs 
 
_ Cálculo de R2: essa equação só tem uma variável: 
 
R2 = t2 / (0,693 x C) = 7,168x10-6/(0,693 x 2,2x10-9)  R2 = 4,701 kΩ 
R1 + R2 = 12,832x10-6/(0, 693 x 2,2x10-9)  R1 + R2 = 8,417 kΩ 
R1 = 8,417 kΩ - R2  R1 = 3,716 kΩ 
 
Valores dos Resistores: 
R2 = 4,7 kΩ  Valor comercial 
R1 = 3,3 kΩ (Valor comercial) + Potenciômetro de 1kΩ ajustado para 416Ω. 
O circuito: 
 
 
 
 
 
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1.2.1.2. Configuração com t1 = t2. 
É destacável que t1 só será igual a t2 se R1 = R2. 
Seja o circuito: 
 
.C R2
0,72 =
.C R1
0,72 = f
R2).C + (R1
1,443 = f 
 R2).C 0,693.(R1+ T
.C0,693.(R2)t2 
.C0,693.(R1)t1 
→=
=
=
=
21 RR
 
Figura 12 - Circuito Multivibrador Astável com 555, na configuração t1 igual a t2 
 
Pode-se observar que a carga do capacitor será feita por R1 e D1 e a descarga por 
D2 e R2, assim poderemos ter os temos t1 = t2 se R1 = R2. 
 
Observação: 
_ Esse circuito pode ser usado, perfeitamente, em outras relações entre t1 e t2. 
 
Exemplo: 
a) Determinar os tempos t1 e t2, o período, e a frequência para o circuito anterior, 
usando R1=R2=4,7 kΩ, C = 10ηF. Apresentar o gráfico para o sinal de saída 
 
t1 = t2 = 0,693.R1.C = 0,693.R2.C = 0,693.4,7x103x10x10-9 
t1 = t2 = 32,57 µs 
T = 2.t1 = 65,14 µs 
f = 1/T = 15,35 Hz 
 
O Gráfico: 
 
 
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b) Projetar um circuito M.V.A. para gerar um sinal com f=50kHz. Usar 555 na 
configuração t1=t2 e R1=R2. Dado C=2,2ηF. 
Solução: 
 F = 50000 = 0,7205/(R1.C) = 0,7205/(R2.C)  R1 = R2= 6,55 kΩ 
 
Para usar valores comerciais seriam 2 resistores de 5,6 kΩ em série com 
potenciômetros de 1,8 kΩ ajustados para 950 Ω. Podem ser usados 2 tripots de 10 
ajustados para 6,55 kΩ. Essa é a solução adotada: 
 
 
1.2.2. Circuitos M. V. Astável com CI 74123 
Com o visto anteriormente, o CI 74123 possui 2 MVM em seu interior, totalmente 
independentes. Para obter um MVA, deve-se usar a saída do primeiro MVM para 
disparar o segundo e a saída do segundo para acionar o primeiro, gerando um ciclo 
de acionamentos. Deve-se usar as entradas de disparo por flanco negativo (A1 e A2) 
acionadas com as saídas dos outros dispositivos (Q2 e Q1) 
 
 
Figura 13 - Circuito Multivibrador Astável com 74123, 
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0,7)20,28.C2.(Rt2
R2
0,7+1.0,28.R2.C2t2
0,7)10,28.C1.(Rt1
R1
0,7+1.0,28.R1.C1t1
+=





=
+=





=
 .0,37.R2.C2t2
0,37.R1.C1t1
=
=
 
Modelo da Texas Instruments Modelo da Fairchil 
 
T
1= f e t2t1T += 
 
Observe que o circuito será o mesmo tanto para t1 igual a t2 quanto para ti diferente 
de t2. Caso faça R1 = R2 e C1 = C2 terá t1=t2. Caso queira uma relação diferente, 
basta adotá-la de t1 em relação ao t2. 
Usando os exemplos anteriores, considerando circuitos Texas: 
a) R1 = 7,5 kΩ, R2 = 2,5 kΩ, C1 = C2 = 4,7µF, determinar t1, t2, T e f. 
t1 = 0,28.C1.(R1+0,7) = 0,28.4,7x10-6.(7,5x103+0,7)  t1 = 9,871 ms 
t2 = 0,28.C2.(R2+0,7) = 0,28.4,7x10-6.(2,5x103+0,7)  t1 = 3,291 ms 
T = t1+t2 = 9,871 ms + 3,291 ms  T = 13,162 ms 
f = 1/T = 1 / 13,162 ms  f = 75,98 Hz 
 
b) Projetar o circuito para gerar um sinal de 50 Hz. t1 = 1,79 . t2, C1 = C2 = 2,2ηF. 
Solução: Cálculo de R1 e R2 
R1 = [t1 / (0,28.C1)] - 0,7 R2 = [t2 / (0,28.C2)] - 0,7 
T = t1 + t2 = 2,79 . t2 T = 1/f = 1/50000 = 20µs 
t2 = 20µs / 2,79  t2 = 7,168 µs e t1 = 12,832 µs 
R2 = 11,64 kΩ e R1 = 20,83 kΩ 
 
Assim, para o R2, adota-se um trimpot de 22 kΩ e o ajusta em 11,64 kΩ e para o R1, 
adota-se um trimpot de 47 kΩ e o ajusta para 20,83 kΩ, conforme apresentado na 
figura seguinte: 
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c) Qual é a frequência de saída para R1=R2=4,7kΩ e C1=C2=10ηF? 
2.t2
1=
2.t1
1=
t2t1
1=
T
1= f 
+
 
 
t1 = t2 = 0,28.C1.(R1+0,7) = 0,28.10x10-9x(4700+0,7) = 13,16µs 
 
 T = 26,32µs  f = 38 kHz 
 
d) Projetar o MVA com 74123, usando t1=t2, C1=C2=2,2ηF, para gerar um sinal de 
50kHz. 
Solução: Cálculo de R1=R2 
 
T=1/f = 20µs  t1 = t2 = 10µs 
 
R1 = R2 = t1 / (0,28.C1) - 0,7 = [10x10-6/(0,28.2,2x10-9)]-0,7 
R1 = R2 = 16,233kΩ 
 
Assim, para R1=R2, adota-se dois trimpots de 22 kΩ ajustados para 16,233 kΩ, 
conforme figura seguinte: 
 
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Atividades de Fixação: 
 
Exercícios: 
 Desenvolver projetos completos usando 555, 74123 caso sejam adequados 
para elaborar circuitos que possam: 
1. Gerar um pulso de 153 ms. Dado C = 47 µF 
2. Gerar um pulso de 1,5 s. Dado C = 100 µF 
3. Gerar um sinal de 10,2 KHz . Dado C = 10ηF 
a. t1 ≠ t2 b. t1 = t2 
1. Gerar um sinal de 15 KHz . Dado C = 22 ηF 
 a. t1 ≠ t2, mas R1 = R2. (Sugestão: somar Capacitores) 
 b. t1 = t2
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Cap 2 – Circuitos Osciladores Biestáves - Flip Flop’s ou FF 
 
Definição: 
 São circuitos que apresentam duas saídas distintas e estáveis (uma diferente 
da outra e se mantém no mesmo valor), mutáveis por ação externa ao circuito. 
 
2.1. Flip Flop RS com portas NOR 
 
Figura 14 – Flip-Flop RS com portas 
NOR 
O circuito é composto por duas portas 
NOR de duas entradas onde uma das 
entradas de cada porta recebe as 
entradas do circuito R e S e a outra 
entrada de cada porta recebe uma 
amostra do sinal de saída da outra 
porta, chamada de realimentação.
Funcionamento: 
_ Ao ligar o circuito da Figura 14, as duas saídas tendem a fornecer nível alto em 
ambas às saídas, devido às características de construção do circuito interno de 
cada porta lógica. Porém, em uma delas, esse nível alto aparece antes que na 
outra. Quando isso ocorre, a outra porta recebe esse valor (“1”) como 
realimentação e opera com ele, fornecendo então nível baixo (“0”) em sua saída. 
Sendo assim, a saída de uma porta apresenta nível alto ou “1” e a outra porta 
apresenta nível baixo ou “0”. 
Vejamos: 
 
Suponha que a porta 1 tenha sua saída 
levada para nível alto, ao ligar o circuito. 
Esse sinal sendo entregue à entrada da 
porta 2, levando a sua saída para nível 
baixo. Assim, tem-se que Q=1 e Q\=0. Esta 
condição será chamada de Condição Inicial. 
Começando a operação, aplicando os valores nas entradas R e S, de forma a 
completar a tabela operacional seguinte. 
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A prioridade de operação é para a porta que estiver recebendo “1” nas entradas R 
ou S. Quando as entradas R e S estiverem com o mesmo nível lógico de entrada, 
pode-se iniciar o raciocínio por qualquer uma delas.Equacionando: 
 
 
R S QT QT QT+1 QT+1 
Cond. Inicial 1 0 a 
1 0 1 0 0 1 b 
0 0 0 1 0 1 c 
0 1 0 1 1 0 d 
0 0 1 0 1 0 c 
1 1 1 0 0 0 e 
 
Em que : 
T – instante de tempo pouco antes de se aplicar os valores de entrada. 
T+1 – instante pouco depois de se obter os valores estabilizados na saída. 
R e S - são as entradas do circuito. Têm prioridade de operação quando forem 
diferentes entre si, sobre os valores de realimentação, sendo que o 
raciocínio nos cálculos começa pela entrada que for igual a “1”. Diz-se que 
essa entrada tem prioridade. 
QT e QT\ - são os valores apresentados nas saídas do circuito antes de aplicar os 
novos valores nas entradas R e S. 
QT+1 e QT+1\ - são os valores apresentados nas saídas do circuito após aplicar os 
novos valores nas entradas R e S e as saídas já apresentam o valor 
estabilizado. 
 
Observação: Os valores de QT e QT+1 e seus complementos aparecem nos 
mesmos terminais Q e Q\. 
 
 
 
 
 
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Análise das linhas da tabela: 
Linha a - Condição inicial  “Aparece”nas saídas, ao ligar o circuito, inerente 
à vontade do operador. 
Linha b - Com R=1 e S=0, a porta 1 opera com “1” de entrada e sua saída 
assume “0” (QT+1=0). Essa saída é realimentada para a porta 2, junto 
com S=0, operando e fornecendo e fornecendo “1” na saída 
[(QT+1)\=1]. Assim, R=1 e S=0  QT+1=0 e (QT+1)\=1  Operação de 
RESET. 
Linha c - R=0 e S=0  As duas portas operam com os valores das saídas: 
 e  e 
 e 
Ou seja, quando R=S=0, o valor de saída depois do valor aplicado é 
o mesmo que tinha antes. Pode-se observar, nas duas linhas em que 
R=S=0, que o valor apresentado na linha anterior foi mantido 
(Operação de MANUTENÇÃO do valor). 
Linha d - Com R=0 e S=1, a porta 2 opera com “1” de entrada e sua saída 
assume “0” (QT+1=1). Essa saída é realimentada para a porta 1, junto 
com S=0, operando e fornecendo e fornecendo “1” na saída 
[(QT+1)\=0]. Assim, R=0 e S=1  QT+1=1 e (QT+1)\=0  Operação de 
SET. 
Linha e - Com R=1 e S=1, as portas 1e 2 operam, fornecendo, 
simultaneamente, “0” para as saídas QT+1=0 e (QT+1)\=0. EM 
ANÁLISE LÓGICA, ISSO NÃO PODE ACONTECER ( . Essa 
situação é chamada de IMPOSSIBILIDADE LÓGICA. 
 
O objetivo desse capítulo é obter um circuito onde a Impossibilidade Lógica não 
exista e que saiba qual seja os valores de saída previamente. 
 
2.1.1. Tabela Funcional do FF RS: 
Como resumo dessa análise pode-se escrever a tabela funcional seguinte: 
 
R S QT+1 
0 0 QT (Não Muda)  Os valores são mantidos na saída 
0 1 "1" (Operação Set)  A saída Q recebe 1 e Q\ recebe 0 
1 0 "0" (Operação Reset)  A saída Q recebe 0 e Q\ recebe 1 
1 1  As saídas têm o mesmo valor 
 
Observação: 
_ Q quando as entradas R e S apresentarem valores opostos, a saída QT+1 
assumirá o valor de S: R≠S  QT+1 = S 
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_ Esse FF-RS é também conhecido como Latch ou Trava Reset – Set ou 
Latch RS. 
 _ Esse circuito pode ser apresentado com portas NAND, conforme mostrado 
na Figura 15, onde os valores de entrada são invertidos e as entradas são 
trocadas, comparado com o FF RS com NOR 
 
Figura 15 – Flip-Flop RS com portas NAND 
 
A Figura 16 apresenta uma forma com as quais esses dois circuitos podem ser 
representados em uma forma reduzida. Nela não é necessária a apresentação dos 
circuitos internos, só aparecendo os terminais de entrada e saída. São as 
representações em bloco: 
 ou 
Figura 16 – Representações em Bloco de Flip-Flop RS com portas NOR 
 
Atividades de Fixação: 
 
Exercícios: 
1. Completar a tabela a tabela operacional seguinte, considerando os circuitos das 
figuras 54 e 55. (uma para cada Circuito) 
R S QT QT QT+1 QT+1 
Cond. Inicial 0 1 
0 1 
0 0 
1 0 
0 0 
1 1 
0 0 
 
 
2. A partir dos resultados das tabelas 
obtidas, desenhar o gráfico onde 
apareçam as entradas e as saídas ao 
longo do tempo da operação. 
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Cap 3 – Circuitos Osciladores Biestáves com Clock 
 
3. Flip Flop RS com Clock 
3.1. Sinais de Sincronismo ou Sinais de Clock ou de Relógio 
Clock  Nome popular para o sinal de sincronismo que é o sinal elétrico 
responsável por acionar, comandar, sincronizar operações sequenciais. Pode 
ser um único pulso ou vários pulsos consecutivos periódicos ou não (popular 
“Trem de Pulsos”). Esses sinais são gerados por circuitos multivibradores 
monoestáveis (pulso único) ou astáveis (sequência de pulsos), por sensores ou 
por chaves mecânicas, etc.. 
Os acionamentos podem ocorrer com o sinal de sincronismo em nível lógico baixo 
(“0” ou referência), em nível lógico alto (“1” ou tensão de alimentação Vcc), durante 
a transição de nível baixo para nível alto ou durante a transição de nível alto para 
nível baixo, de acordo com a Figura 16. 
 
Figura 16 – Representação de um pulso de Sincronismo com suas áreas de 
acionamento 
 
Tabela seguinte mostra os tipos de acionamento e as simbologias empregadas para 
cada tipo de sinais para promover acionamento e disparo de sistemas: 
 
Acionamento Nome Popular Simbologia Em Bloco 
Nível lógico baixo 
ou “0” Low Active ou Baixo Ativo 
Nível lógico alto ou 
“1” High Active ou Alto Ativo 
De nível baixo para 
alto 
Borda de subida, edge ou 
flanco positivo 
De nível alto para 
baixo 
Borda de descida, edge ou 
flanco negativo 
 
 
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3.1.1. Pulso de Sincronismo ou de Clock 
Caracteriza-se por 4 regiões distintas usadas para acionamento: 
 
3.1.2. Sinal de Sincronismo ou de Clock 
 
É caracterizado pela sequência de pulsos de que podem ser usados para acionar o 
clock de forma sequencial. 
 
3.2. O Circuito: 
 
Figura 17 – Flip-Flop RS com CLOCK usando portas NAND e representação em 
Blocos 
 
Prioridade para a porta que estiver recebendo “0” . 
 
O circuito da Figura 17 é o FF-RS com NAND (aplicado o teorema de De Morgam), 
acrescido de um circuito de entrada, usando duas portas NAND, responsável por 
permitir a entrada dos valores das entradas S e R invertidos, de acordo com o valor 
aplicado na entrada de clock. 
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Funcionamento: 
 
 
O circuito é composto por uma etapa de 
entrada, formado pelas portas 1 e 2, 
controladas pela entrada de clock (Ck). Como 
usa portas NAND, enquanto a entrada de Ck 
estiver em nível baixo (“0”), as saídas das 
portas NAND 1 e 2 permanecem inalteradas e 
iguais a “1”, independente dos valores 
colocados nas entradas S e R. 
Porém, logo que a entrada de clock for colocada em nível alto (“1”), as saídas das 
portas 1 e 2 apresentarão os valores de S e R invertidos, respectivamente. 
Sendo assim, complete a tabela operacional seguinte: 
 
S R CLK QT QT QT+1 QT+1 
Condição Inicial 0 1 Valor Adotado 
0 0 0 0 1 0 1 Região de Clock desacionado 
0 1 0 0 1 0 1 
1 0 0 0 1 0 1 
1 1 0 0 1 0 1 
0 0 0-1-0 0 1 0 1 O clock inicialmente está em “0” e 
nada acontece. Com o clock sendo 
colocado em “1”, o circuito opera 
com S e R invertidos. Voltando o 
clock para “0”, o circuito fica 
desativado como o novo resultado. 
1 0 0-1-0 0 1 1 0 
0 0 0-1-0 1 0 1 0 
0 1 0-1-0 1 0 0 1 
0 0 0-1-0 0 1 0 1 
1 1 0-1 0 1 1 1 Impossibilidade Lógica 
1 1 1-0 1 1 0 1 Retorna à condição inicial 
 
Análise da tabela operacional: 
_ Ao ligar o circuito, obtém-se a condição inicial que, no caso, foi adotada 
Q=1 e Q\=0. 
_ Enquanto a entrada do clock CK recebeu nível baixo (CK=0), a saída 
permaneceu inalterada, independente dos valores aplicados para S e R, 
em Q=1 e Q\=0. 
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_ A partir da linha em que o clocké pulsado, ou seja, o valor sai do nível “0”, 
vai para nível “1” e volta para nível “0” (0-1-0), as saídas Q e Q\ se 
comportam de acordo com os valores de S e R, conforme expresso na 
tabela funcional do FF RS com portas NOR, vista no item 2.1.1. 
_ Porém, a situação de Impossibilidade Lógica só apareceu enquanto 
S=R=1 e o clock estava em nível “1” (CK acionado). 
_ Quando a entrada de clock voltou para nível “0” (CK desacionado), a 
Impossibilidade Lógica desapareceu, com os valores de saída 
retornando para a chamada condição inicial, onde Q ≠ Q\. 
Pode-se observar que, se o tempo no qual o clock estiver acionado for muito 
pequeno, a Impossibilidade Lógica (I.L.) aparecerá durante esse pequeno tempo 
na saída, desaparecendo logo depois. Esse é o caminho para eliminar esse 
problema. 
 
3.3. Circuitos com Clock operando pelo Flanco 
3.3.1. Flip Flop RS com Clock operando pelo Flanco Positivo 
Funcionamento: 
_ As portas A e B compõem uma etapa de entrada que opera, graças à porta 
inversora, quando a entrada de clock Ck estiver em nível “0”. Quando isso 
acontecer, os valores aplicados em S e R aparecem nos pontos S’ e R’, 
respectivamente. 
_ Quando a entrada CK for colocada em nível “1”, as portas C e D começam a 
operação com os valores S’ e R’. Simultaneamente, a inversora também começa 
sua operação. 
_ A etapa de entrada (saídas das portas C e D) entrega os valores de S\ e R\ para a 
etapa do Flip-flop (portas E e F). 
 
Figura 18 – Representação em Bloco do FF-RS com Clock pelo flanco positivo 
 
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_ Enquanto isso, a inversora fornece nível “0” para as portas AND A e B. 
Praticamente, no instante em que essas portas fornecem nível “0” em suas saídas 
(S’=0 e R’= 0), as portas E e F operaram e forneceram valores novos para as 
saídas Q e Q\. 
Como S’=R’=0, e o Ck acionado (Ck=1), as saídas do FF serão mantidas no valor 
novo, ou seja, QT+1 e QT+1\. 
Quando a entrada de Ck retorna ao nível “0”, as saídas permanecem inalteradas 
até a aplicação de valores de entrada S e R e um novo pulso de clock. 
Como a mudança dos valores de saída ocorreu quando o sinal de clock 
transitou de nível “0” para nível “1”, diz-se que o circuito funciona com Ck 
acionado por flanco positivo ou borda de subida. 
Representação em Blocos: 
 
Figura 19 – Representação em Bloco do FF-RS com Clock pelo flanco positivo 
 
O Diagrama de temporização apresentado na Figura 20 mostra o funcionamento de 
cada uma das etapas para do FF RS com clock acionado pelo flanco positivo: 
 
 
Figura 20 – Diagrama Temporal de Operação do FF-RS com Clock pelo flanco 
positivo 
 
 
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3.3.2. Flip Flop RS Mestre Escravo (FF-RS Master-Slave) 
 
Figura 21 – Flip-Flop RS Mestre - Escravo 
 
O Circuito da Figura 21 é formado pela associação de dois FF RS com clock 
associados em cascata, isto é, as saídas do primeiro flip-flop, chamado de Mestre 
(etapa de entrada), são ligadas as entradas do segundo, chamado de Escravo 
(etapa de saída), atua como circuito de saída: 
 
_ as saídas do Mestre são entradas do Escravo. 
 
O clock do escravo é o inverso do clock do mestre. 
SE = QM RE = QM\ CKE = CKM\ 
 
Essa inversão dos clock garante que quando o mestre estiver operando (acionado), 
o Escravo estará retendo a informação anterior (desacionado) e, ao desacionarmos 
o clock do Mestre, acionaremos o Escravo que operará com os "novos" valores da 
saída do Mestre. 
 
Funcionamento: 
É controlado pela entrada de clock, ou seja, quando o clock de entrada for colocado 
em nível alto, o circuito do mestre (acionado) opera com os valores colocados nas 
entradas S e R. As saídas QM e QM\ recebem os resultados. Nesse instante o clock 
do escravo, igual a “0” o mantém retendo a informação anterior (desacionado, não 
opera). 
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Passando a entrada de clock para nível “0”, o circuito do Mestre fica desativado, 
mantendo as saídas QM e QM\ “travadas” no valor obtido quando o clock estava em 
nível “1”. As entradas do escravo SE e RE recebem esses valores, respectivamente. 
Com clock do Escravo operando, o circuito do Escravo processa e fornece os 
valores nas saídas QE e QE\ mestre, que são as saídas finais do circuito. 
Pode-se observar que as saídas do circuito foram afetadas ao passar o sinal do 
clock de nível “1” para nível “0” e depois permaneceram inalteradas. Então, diz-se 
que esse circuito opera pelo flanco negativo ou borda de descida. 
Representação em Blocos: 
 
Figura 22 – Representação em bloco do FF-RS-MS com Clock pelo flanco negativo 
 
Observações: 
_ Em ambos os circuitos acionados por flanco, a impossibilidade lógica aparece em 
alguma parte do circuito. Mas, como por definição, só se pode considerar os valores 
de saída após a estabilização, então se tem nas saídas dos circuitos os valores 
estabilizados em que Q = Q\, conforme acontecia no circuito do FF-RS comportas 
NOR. 
Dessa forma, pode-se afirmar que essa solução elimina a Impossibilidade Lógica 
de saída. 
_ O problema que fica é a indefinição de saída ao colocar S=1 e R=1, nas entradas. 
 
 
 
 
 
 
 
 
 
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3.4. Flip Flop JK 
A sigla JK é uma homenagem ao inventor do Circuito Integrado (1958), Jack 
Kilby, Prêmio Nobel de Física, em 2000. A entrada J é análoga à entrada S e a 
entrada K é análoga à entrada R. A outra expressão “set-reset” é análoga à 
expressão Jump-Kill”. O circuito baseia-se na realimentação dos valores de saída 
Q\ e Q para as entradas S e R, do FF-RS com clock, em duas operações AND com 
as entradas J e K, respectivamente: 
S = J . QT\ e R = K . QT 
 
3.4.1. O Circuito e a ausência de S=R=1 
O circuito da Figura 23 é composto por um FF-RS com clock, usando duas 
portas AND para realimentar as saídas, introduzir as entradas J e K e fornecer para 
as entradas S e R. Veja o circuito: 
 
Figura 23 – FF-RS com realimentação para as entradas – FF-JK 
 
O problema era quando se colocava as duas entradas em nível “1” e o clock 
era acionado. Sendo assim, colocando as duas entradas em nível “1”. Quanto isto 
acontece, tem-se que: 
S=Q\ e R= Q 
 
Como, depois de estabilizadas, as saídas do FF-RS com clock apresentam 
Q≠Q\, as entradas S e R nunca serão iguais a nível “1”, simultaneamente. 
PORÉM, pode-se observar que quando J=K=1, as saídas apresentarão o valor 
contrário ao valor antes de se aplicar o clock. Assim: 
QT+1 = QT\ e QT+1\ = QT 
 
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3.4.2. Problema de Corrida ou de Race 
É um problema que ocorre nesse circuito. Corrida ou Race é um DEFEITO que 
ocorre nesse circuito por ter o clock acionado por nível de Tensão (nível lógico). 
Como o funcionamento do circuito é muito rápido, as saídas são invertidas 
indefinidamente, enquanto o clock estiver acionado. Esse problema operacional 
provoca a indefinição dos valores de saída. O sinal fica oscilando a uma frequência 
com período definido pelo tempo de delay do FF. A saída apresenta a seguinte 
forma de onda: 
 
Figura 24 – Diagrama destacando a oscilação de saída 
 
3.4.3. Solução para o Problema da Corrida ou Race 
Com esse problema aparece durante o tempo em que o clock permanece 
acionado em nível de tensão, a solução está em se utilizar acionamentos de clock 
por um tempo muito pequeno, que é o caso dos dispositivos acionados por flancos 
ou pelas bordas. 
A solução será o uso de circuitos FF-RS com clock operando por flanco 
(positivo ou negativo) para receber a realimentação e as entradas J e K. Esses 
circuitos estão representados nas Figuras 60 e 61. 
 
Figura 25 – FF-JKcom CK acionado pelo Flanco Positivo 
 
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Ou a solução mais usada: 
 
Figura 26 – FF-JK Mestre-Escravo com CK acionado pelo Flanco Negativo 
A realimentação é feita a partir das saídas do Escravo (são as saídas do circuito). 
 
Tabela Funcional do FF JK: 
 
J K QT+1 Operação de Saída 
0 0 QT Não muda, mantendo o valor anterior ao clock 
0 1 0 Operação RESET 
1 0 1 Operação SET 
1 1 QT\ Inverte o valor anterior 
 
Representação em Blocos: 
 
Figura 27 – Representação em Blocos do FF-JK com CK acionado pelo Flanco 
Negativo 
 
NOTA: Observe que na montagem em laboratório que um FF-JK com J=K=1 
apresenta um sinal de saída cuja a frequência é a metade da frequência do sinal de 
Ck aplicado na entrada. 
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3.4.4. Variações do FF JK 
3.4.4.1. FF JK tipo T 
Ao colocarmos as entradas do FF JK em curto, teremos a variação tipo T, 
onde: T = J = K 
 
Tabela Funciona do FF-T 
T QT+1 Operação de Saída 
0 QT Não muda 
1 QT\ Inverte 
Figura 28 – Representação em Bloco do FF-T 
 
3.4.4.2. FF JK tipo D 
Ao invertermos o valor da entrada J e aplicá-lo em K, teremos a variação tipo D, 
onde: D = J e K é igual a J barrada. 
 
Tabela Funciona do FF-D 
D QT+1 Operação de Saída 
0 0 Operação RESET 
1 1 Operação SET 
Figura 29 – Representação em Bloco do FF-D 
 
3.5. Entradas Incondicionais CLEAR (CLR) e PRESET (PR) 
São entradas que quando estiverem acionadas têm prioridade de operação 
sobre as demais entradas. Uma entrada incondicional não deve ser acionada 
simultaneamente com outra. São usadas para estabelecer uma condição inicial para 
o dispositivo. 
 
3.5.1. Entrada Incondicional CLEAR (CLR) e RESET (RST) 
 Quando acionada, a entrada CLEAR ou RESET manda a saída do dispositivo 
para nível baixo ou “0”. No caso do Flip-flop, a entrada CLEAR ou RESET, 
enquanto estiver acionada, “TRAVA” a saída Q\ em “1”e por operação do circuito, a 
saída Q em “0”. Observe que depois que essa entrada for desacionada, o valor fica 
armazenado no FF até que se tenha uma nova operação de suas entradas. 
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Existem circuitos em que a entrada CLEAR ou RESET é acionada com Nível 
Baixo ou “0” (Baixo Ativo) e outros em que é acionada com Nível Alto ou “1” (Alto 
Ativo). 
CLEAR ou RESET ACIONADO  Q = 0 e Q\ = 1 
 
3.5.2. Entrada Incondicional PRESET (PR) e SET 
Quando acionada, a entrada PRESET ou SET manda a saída do dispositivo para 
nível alto ou “1”. No caso do Flip-flop, a entrada PRESET ou SET, enquanto estiver 
acionada, “TRAVA” a saída Q em “1”e por operação do circuito, a saída Q\ em “0”. 
O valor fica armazenado no FF até que se tenha uma nova operação de suas 
entradas. 
Existem circuitos em que a entrada PRESET ou SET é acionada com Nível Baixo 
ou “0” (Baixo Ativo) e outros em que é acionada com Nível Alto ou “1” (Alto Ativo). 
 
PRESET ou SET ACIONADO  Q = 1 e Q\ = 0 
Observação: 
_ Em um FF, se acionar Clear e Preset simultaneamente, as saídas apresentaram o 
mesmo valor: 
 Q = Q\ = ”1”  INDESEJÁVEL 
 
_ A saída do circuito sempre é a saída Q. Em vários circuitos a saída Q\ não é 
fornecida. 
_ Quando se deseja a saída em nível baixo “0”, aciona-se a entrada CLR e 
desaciona a entrada PR. 
_ Quando se deseja a saída em nível alto “1”, aciona-se a entrada PR e desaciona 
a entrada CLR. 
Simbologia: 
 
PR e CLR em Baixo Ativo PR e CLR em Alto Ativo 
Figura 30 – Simbologia dos níveis de acionamento de entradas por nível de tensão. 
 
 
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Cap 4 – Contadores Assíncronos 
Contadores Binários têm como função totalizar o número de pulsos de clock que são 
aplicados no circuito. São construídos com a associação de Flip-Flops, um para cada bit. 
Quanto à configuração, os contadores são classificados em assíncronos, nos quais o 
clock não é aplicado a todos os FFs e Síncronos, nos quais o sinal de clock é comum a 
todos os FFs, simultaneamente. 
 
4.1. Contadores Assíncronos 
Utilizam a propriedade da alternância de valores no FF-JK, quando J=K=1 (SAÍDA 
INVERTE QUANDO O CLOCK FOR ACIONADO). 
 
 FF-JK  J = K = 1; FF-T  T = 1 ou FF-D  D = Q\ 
 
O clock do circuito é aplicado ao clock do primeiro FF (FF do bit menos significativo 
– LSB). Os demais FFs receberão o sinal de uma das saídas do FF anterior, dependendo 
das características de acionamento do Clock e do sentido da contagem. 
 
Sentido da contagem: 
 _ Crescente ou UP e Decrescente ou DOWN 
 
O sentido é estabelecido de acordo com a conexão QN em CLKN+1 de acordo com a 
tabela: 
CLKN+1 contagem up contagem down 
Flanco positivo 
____ 
QN 
 
QN 
Flanco negativo 
 
QN 
___ 
QN 
 
Basta memorizar a primeira: 
UP  CKN+1(↓) = QN 
 
 
 
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Exemplo: Seja o contador assíncrono seguinte para 3 bits, mostrado na Figura 66: 
 
Figura 31 – Associação Assíncrona de Flip-flops. 
 
Essa associação gera modificações nas saídas Q2, Q1 e Q0, conforme variações da 
entrada de Clock que opera pelo flanco positivo. Observe que a saída Q0 é afetada pelo 
flanco negativo do sinal de Clock. A saída Q1 é afetada pelo flanco negativo da saída Q0 
e a saída Q2 é afetada pelo flanco negativo da saída q1. Isto pode ser visto no diagrama 
da Figura 32. Observe que após 8 pulsos de clock, os valores das saídas começam a se 
repetir. Se tomar, em conjunto, as saídas Q2, Q1, e Q0 , a cada pulso de clock, tem-se 
uma contagem binária equivalente aos valores 0, 1, 2, 3, 4, 5, 6 e 7 que se repete a a 
cada ciclo: 
 
Figura 32 – Diagrama temporal de variação das saídas de ação do sinal de clock 
(Flanco negativo) 
 
Observe que, com essa configuração, para aumentar o ciclo de contagem, basta 
colocar mais FFs com as mesmas ligações. 
O ciclo de contagem é também conhecido como Módulo de Contagem (total de 
valores contados sem repetição). 
Para o caso do circuito acima, tem-se contador módulo 8 (Mod-8). 
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Para essa configuração, para se determinar o número de Flip-flops, toma-se o maior 
número da contagem que se deseja e converte-o para binário. O total de bits necessários 
é o número mínimo de Flip-flops a ser utilizados pelo contador. 
 
Contador Módulo diferente de 2n é um contador cujo ciclo de contagem não totaliza 4, 8, 
16, 32, etc. valores contados. Por exemplo: 
_ Mod-6, contando de 0 a 5; 
_ Mod-10, contando de 0 a 9; 
_ Mod-12, contando de 0 a 11.. 
 
Para esse tipo de contador existe utiliza-se um dispositivo que aciona CLRs e/ou PRs 
para gerar o primeiro valor da contagem nas saídas dos FFs forçando um reinício da 
contagem. Esse dispositivo é chamado de Circuito de Reinício 
 
4.1.1. Contador Assíncrono MOD = 2n 
Exemplo de Projeto: 
1. Usando FF-JK, com Clock pelo flanco negativo, CLR e PR operando em baixo ativo, 
construir um contador módulo 8, UP. 
Solução: 
_ Deve-se determinar o número de FFs necessários: 
Contagem: 0 - 1 - 2 - 3 - 4 - 5 - 6 – 7  Maior valor (7)10 = (111)2 
Para 3 bits serão necessários 3 FF’s 
_ Deve-se estabelecer os valores para as entradas J e K (no caso desse projeto): 
J0 = K0 = ”1”; J1 = K1= ”1”; J2 = K2 = ”1”. 
 
Ou seja, as entradas J e K de todos os FFs recebem nível alto ou “1”. 
 
_ Deve-se determinar quais sinais serão aplicados às entradas de clock: 
Contagem crescente: CKn+1 (↓)= Qn  Contagem crescente ou UP 
Assim, o clock do circuito é aplicado ao FF do bit menos significativo: 
CK0 = CK circuito 
 
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O Clock dos demais blocos será a saída Q do bloco anterior, uma vez que o 
flancoé negativo e a contagem é crescente: 
CK1 = Q0 e CK2 = Q1 
Observações: 
_ As entradas CLR e PR recebem nível alto para permanecerem 
desacionadas. 
_ As saídas do circuito serão Q2, Q1, Q0, onde Q2 é o bit mais significativo 
(MSB). 
 
Assim, o circuito final fica: 
 
Figura 33 – Diagrama do circuito do contador módulo 8 usando FF-JK do Circuito 
Integrado SN7476 da Texas Instruments. 
 
Observe que se a contagem fosse decrescente, os clocks CK1 e CK2 receberiam, 
respectivamente, os sinais de Q0\ e Q1\. 
As saídas continuam sendo obtidas em Q2, Q1, Q0. 
Como se pode observar, este é o modelo de contador mais simples de ser 
implementado. 
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4.1.2. Contador Assíncrono MOD ≠ 2n 
Esse é o caso onde é necessário eliminar a “possibilidade” de que valores que não 
fazem parte da contagem sejam formados nas saídas do contador. 
O processo é semelhante ao anterior. O diferencial está na elaboração do circuito de 
reinício, responsável pela eliminação dos valores indesejáveis, que irá acionar CLR ou PR 
de cada um dos FFs, para formar o valor inicial da contagem. 
 
Exemplo: 
2. Construir um contador módulo 6, crescente, usando FF-T, com clock pelo flanco 
negativo, CLR e PR baixo ativo. 
Solução: 
_ Deve-se determinar qual será a contagem: 
0 - 1 - 2 - 3 - 4 - 5 – 0 - 1 - 2 - 3... 
 
_ Deve-se determinar o número de FFs necessários: 
Mod<2n :. 6<2n  N=3 :. 3 FF’s 
Ou contagem: Maior valor (5)10 = (101)2 
Para 3 bits, serão necessários 3 FF’s 
 
_ Deve-se estabelecer os valores para as entradas J e K (no caso desse projeto): 
J0 = K0 = ”1”; J1 = K1 = ”1”; J2 = K2 = ”1” 
Ou seja, todos os FFs recebem nível alto ou “1” pelas entradas J e K. 
_ Deve-se determinar quais sinais serão aplicados às entradas de clock: 
Contagem crescente: CKn+1 (↓)= Qn  Contagem crescente ou UP 
Assim, o clock do circuito é aplicado ao FF do bit menos significativo: 
CK0 = CK circuito 
 
O Clock dos demais blocos será a saída Q do bloco anterior, uma vez que o flanco é 
negativo e a contagem é crescente: 
CK1=Q0 e CK2=Q1 
 
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_ Determinação do valor de reinício: 
Sempre no primeiro valor da contagem: (0)10 = (000)2 
Para construir (000) nas saídas deve-se acionar: 
 
CLR2\ para fazer Q2 = 0 
CLR1\ para fazer Q1 = 0 
CLR0\ para fazer Q0 = 0 
Como operam em baixo ativo, devem ser 
acionados com “0” para todos os valores 
indesejáveis (não devem aparecer durante a 
contagem). Ou seja, os valores (6)10 e (7)10. 
Isto porque, com 3 bits, pode-se contar de 0 a 7. 
 
Constroi-se uma tabela verdade e atribui-se o valor para acionamento dos CLRs e PRs 
(no caso “0”). 
 
Q2 Q1 Q0 Reinício 
0 0 0 1 
0 0 1 1 
0 1 0 1 
0 1 1 1 
1 0 0 1 
1 0 1 1 
1 1 0 0 
1 1 1 0 
 
 
 ou 
 
 
CLR2\ = CLR1\ = CLR0\ = I (Reinício) 
e 
 PR2\ = PR1\ = PR0\ = “1” 
Observações : 
_ O clock do circuito é aplicado ao primeiro FF. O Clock dos demais blocos será a 
saida Q do bloco anterior, uma vez que o flanco é negativo e a contagem é crescente. 
_ Como o reinício deve ser efetuado em 5 (101), o circuito de reinício devereá ser 
conectado no CLR do bloco de saída Q1 e nos PR dos blocos de saídas Q0 e Q3. 
_ Como CLR e PR apresentam características de acionamento diferentes, 
deveremos escolher um dos valores de acionamento para elaboração da Tabela Verdade, 
ligar a saída do circuito obtido naquela(s) entrada(s) que opere(m) com aquele valor (no 
caso o PR) e para a(s) outra(s), a saída do circuito de reinício deverá ser invertida (no 
caso do CLR do FF usado). 
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_ Como o reinício é feito de forma simultânea, deveremos um único circuito de 
reinício. 
_ As saídas do circuito serão Q2, Q1, Q0, onde Q2 é o bit mais significativo (MSB). 
 
 
Figura 34 – Diagrama do circuito do contador Mod-6 decrescente com circuito de reinício 
 
4.2. Propostos: 
Projetar um contador assíncrono para 
4.2.1. Contar de 7 a 0, usando FF-T, CK(↑), CLR e PR acionados por nível alto. 
4.2.2. Contar de 0 a 11, usando FF-JK, CK(↑), CLR e PR acionados por nível baixo. 
4.2.3. Contar 2  1  0  15  14  13, usando FF-T, CK(↑), CLR e PR acionados por 
nível alto. 
4.2.4. Apresentar os gráficos em que sejam mostrados os sinais de Clock e das Saídas 
dos contadores. 
 
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Cap 5 - Contadores Síncronos 
 
Neste modelo de contador, o clock é aplicado em todos os flip-flops. São chamados de 
sequencializadores. 
Eles têm, como fundamento, a obtenção do valor seguinte da contagem tendo como base 
os valores existentes nas saídas dos flip-flops. 
Por isso, podem realizar quaisquer sequências desejadas. 
De acordo com os valores que estão presentes nas saídas do contador, atribui-se valores 
às entradas dos flip-flops para que, no próximo pulso de clock, façam as operações para, 
assim, obter os valores desejados nas saídas de cada flip-flop (saída do contador), 
formando a palavra binária. 
Como ferramentas para desenvolvimento dos projetos, serão usadas as tabelas de 
transição, obtidas a partir de tabelas funcionais dos FFs JK, T e D: 
 
QT  QT+1 J K QT  QT+1 D QT  QT+1 T 
0  0 0 X 0  0 0 0  0 0 
0  1 1 X 0  1 1 0  1 1 
1  0 X 1 1  0 0 1  0 1 
1  1 X 0 1  1 1 1  1 0 
 
Essas tabelas fornecem os valores que devem ser colocados nas entradas para que, 
após a aplicação do clock, os dispositivos apresentem valores desejados nas saídas. 
 
Por exemplo: Se estiver trabalhando com um FF-T, tendo em saída Q=”0” (valor de QT). O 
próximo valor necessita que o valor de Q=”1” (valor de QT+1). 
Para que isso ocorra, é necessário que na entrada T exista p valor “1” para que ao 
ocorrer a transição do CK, a saída receba “1”. 
No caso de se usar FF-JK, QT = 0 e QT+1 = 1, seria necessário fazer J=1 e K=0 ou 
J=1 e K=1 (neste caso, J tem que ser “1”, porém, K pode ser qualquer valor). 
 
 
 
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Projeto: 
a) Usando FF-JK, com Clock pelo flanco negativo, CLR e PR baixo ativo, projetar um 
contador síncrono para gerar a sequência cíclica: 
 
2  3  6  7 
Solução: 
_ Maior valor para determinar o número de FFs: 
(7)10 = (111)2  3 bits  3 FFs 
_ Clocks: 
CKcto = CK0 = CK1 = CK2 
_ Montando a tabela de transição: 
 
QT  QT+1 J K 
0  0 0 X 
0  1 1 X 
1  0 X 1 
1  1 X 0 
 
Colocam-se os valores na sequência da contagem proposta, em forma de tabela, com se 
fossem as entradas da tabela operacional (Q2, Q1 e Q0 são entradas) e as entradas J e K 
dos FFs com sendo as saídas da tabela. 
Para preencher a tabela, em cada linha, considera-se que na linha atual os valores da 
saída estão no instante T (QT) e a próxima linha os valores serão obtidos no instante T+1 
(QT+1). 
 
Deve-se, por algum dos métodos para obtenção das equações simplificadas para as 
entradas dos FFs. Quando utilizar Mapa de Karnaugh, tem que se levar em conta que 
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nem todas as células serão ocupadas (Aquelas localizadas pelos valores que não 
aparecem na contagem). Elas serão preenchidas com X: 
 
Assim, teriam mapas para J0, K0, J1, K1, J2, K2: 
Considerando que todo X do mapa, assume “1” 
 J0 = 1 K0 = 1 
 
 
 
Todas as posições do mapa de J1 possuem X. Sendo assim, eles podem assumir “0” ou 
“1”, podendo ser ligado a qualquer nível lógico (Tem que ser Ligado). Já no mapa do K1, 
considerando todo X=”0”, tem-se que K1=0. Fazendo assim J1 = K1= ”0” 
 
 
As simplificações dos dois mapas são obtidas a partir dos grupos assinalados. Assim, 
tem-se:J2 = Q0 K2 = Q0 
 
Observe que esses valores podem ser obtidos apenas pela observação dos valores 
diretamente na tabela de transição. 
 
Pode-se usar ou não o circuito de reinício para eliminar os valores indesejáveis. Não 
existe mais a necessidade de do reinício da contagem ser feito no primeiro valor da 
contagem, como no caso dos contadores assíncronos, desde que o valor esteja na 
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sequência. Sendo assim, deve-se realizar o projeto da mesma forma que nos contadores 
assíncronos. 
Logo, para o tipo de FF do projeto (CLR e PR baixo ativo), preenche-se a tabela de 
reinício com “0” para os valores indesejáveis e com “1”para os valores que aparecem na 
contagem. Assim, as linhas 0, 1, 4, e 5 recebem “0” e as linhas 2, 3, 6 e 7 recebem “1”. 
 
Para o circuito de Reinício: 
 
Dec Q2 Q1 Q0 I 
0 0 0 0 0 
1 0 0 1 0 
2 0 1 0 1 
3 0 1 1 1 
4 1 0 0 0 
5 1 0 1 0 
6 1 1 0 1 
7 1 1 1 1 
 
 
 
I = Q1 
 
Por Mapa de Karnaugh, obtemos as 
equações:
J0 = K0 = “1” ; J1 = K1 = “0” ; J2 = K2 = Q0; I = Q1 
 
 
Agora, basta desenhar o circuito como a Figura 70: 
 
 
Figura 35 – Contador Síncrono da sequência cíclica 2  3  6  7 
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b. Projetar o contador módulo 6, UP, usando FF-D, com Clock pelo flanco positivo, PR e 
CLR alto ativo. 
 
O maior número é 5 = (101)2  n = 3 :. 3 FF’s ----- 0 - 1 - 2 - 3 - 4 - 5..... 
 
QT  QT+1 T 
0  0 0 
0  1 1 
1  0 1 
1  1 0 
 
 
Q2 Q1 Q0 D0 D1 D2 
0 0 0 1 0 0 
0 0 1 0 1 0 
0 1 0 1 1 0 
0 1 1 0 0 1 
1 0 0 1 0 1 
1 0 1 0 0 0 
Por Mapa de Karnaugh, obtemos as equações: 
 
 
 
Para o circuito de Reinício: Acionado com “0” 
 
Q2 Q1 Q0 Reinício ( I ) 
0 0 0 1 
0 0 1 1 
0 1 0 1 
0 1 1 1 
1 0 0 1 
1 0 1 1 
1 1 0 0 
1 1 1 0 
 
 
 
 
Reinício = I = 
 
 
 
 
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O circuito como fica: 
 
Figura 36 – Contador Síncrono para contar de 0 a 5 (Mod-6) 
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Cap 6 - Registros de Deslocamento ou Shift Register's ou SR 
 
Circuitos que operam com a transferência de dados (bits) passando-os de um FF 
para outro FF, provocando, assim, o deslocamento do bit. 
São circuitos síncronos, isto é, o clock é aplicado simultaneamente em todos os FF 
do circuito, que são baseados em FF tipo D (característica da transparência). 
A associação se dá pela saída do primeiro ligado à entrada do segundo e assim, 
sucessivamente. 
Classificam-se quanto ao deslocamento dos dados e quanto à entrada e saída dos dados: 
_ Quanto ao deslocamento: 
 _ Da esquerda para a direita; para a direita; Left to Right; to Right; L→R. 
_ Da direita para a esquerda; para a esquerda; Right to Left; to Left; R→L. 
 
_ Quanto a entrada e saída de dados: 
Entrada Serial 
Saída Serial 
Saída Paralela 
Entrada Paralela 
Saída Serial 
Saída Paralela 
 
5.1. Circuito SR L→R 
Veja um circuito para 4 bits, mostrado na Figura 71: 
 
Figura 37 – Shift Register Serial – Serial/Paralelo com deslocamento para a Direita 
 
No Circuito da Figura 71 pode-se usar uma entrada e obter saídas conforme D0 é a 
entrada serial e Q3 é a saída serial (observada individualmente). Q0, Q1, Q2 e Q3 lidas 
simultaneamente formam a palavra da saída serial 
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5.2. Circuito SR R→L 
Veja um circuito para 4 bits, mostrado na Figura 38: 
 
 
Figura 38 – Shift Register Serial – Serial/Paralelo com deslocamento para a Esquerda 
 
No Circuito da Figura 38 pode-se usar uma entrada e obter saídas conforme: 
D3 é a entrada serial; 
Q0 é a saída serial; 
Q0, Q1, Q2 e Q3 lidas simultaneamente formam a palavra da saída serial 
 
Em resumo: 
_ diferencia-se um circuito do outro pelo lado no qual o bit é introduzido; 
_ em qualquer dos dois circuitos pode-se dizer que são circuitos de entrada serial e saída 
serial ou paralela; 
_ Assim define-se, para o circuito para 4 bits, as ligações de acordo com o sentido do 
deslocamento: 
 
ENTRADAS Deslocamento L→R Deslocamento R→L 
D0 D (Ent.Serial) Q1 
D1 Q0 Q2 
D2 Q1 Q3 
D3 Q2 D (Ent.Serial) 
 
5.3. Circuito SR com Deslocamento Bidirecional 
O sentido do deslocamento será selecionado por meio de uma chave. Para projeto 
poderemos adotar os valores para selecionar o sentido. 
Por exemplo: Para um circuito para 4 bits, poderemos desenvolver um projeto que 
poderá ser usado de forma genérica: 
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_ Usaremos uma chave LR: _ Adotando os valores: 
LR = 0 → Deslocamento L→R (D0 = D; D1= Q0; D2 = Q1; D3 = Q2) 
 1 → Deslocamento R→L (D0 = Q1; D1= Q2; D2 = Q3; D3 = D) 
Ou seja: 
_ quando LR = 0, aplica-se em D0 o valor de D; em D1 o valor de Q0; em D2 o valor de 
Q1 e em D3 o valor de Q2 
_ quando LR = 1, aplica-se em D0 o valor de Q1; em D1o valor de Q2; em D2 o valor de 
Q3 e em D3 o valor de D 
 
Observa-se que, para cada entrada D, tem-se sempre a possibilidade de 2 valores: 
 
_ Um para deslocamento para a direita e 
outro para deslocamento para a esquerda. 
Sendo assim, pode-se elaborar uma tabela-
verdade genérica para uma entrada 
genérica DN. Obtém-se as equações para 
cada uma das entradas D0, D1, D2 e D3, a 
partir da equação genérica DN: 
 
 __ 
DN = LR . Col. A + LR . Col. B 
Assim: 
 __ 
 D0 = LR . D + LR . Q1 
 __ 
 D1 = LR . Q0 + LR . Q2 
 __ 
 D2 = LR . Q1 + LR . Q3 
 __ 
 D3 = LR . Q2 + LR . D 
 
Sendo assim, nas entradas D de cada um dos Flip-flop recebe seu circuito de seleção de 
sentido de deslocamento, conforme mostrado no circuito da Figura 73. 
seleção 
LR 
Desl L-R 
Col. A 
Desl R-L 
Col. B 
Entrada 
DN 
0 0 0 0 
0 0 1 0 
0 1 0 1 
0 1 1 1 
1 0 0 0 
1 0 1 1 
1 1 0 0 
1 1 1 1 
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Figura 39 – Shift Register Serial – Serial/Paralelo com deslocamento bidirecional 
 
Observações: 
_ Este circuito continua sendo de entrada serial e saída serial ou paralela; 
_ Quando a chave LR assumir nível lógico "0", teremos o deslocamento dos bits para a 
direita; 
_ Quando a chave LR assumir nível lógico "1", teremos o deslocamento dos bits para a 
esquerda. 
 
5.4. Circuito SR com entrada paralela dos dados 
 Para promovermos a entrada paralela dos dados usaremos as entradas CLR ou 
PR de cada FF para atribuir o valor desejado em cada saída ("0" ou "1") de acordo com a 
necessidade. 
Elaboraremos um pequeno circuito capaz de acionar somente uma das entradas 
incondicionais, de acordo com o valor desejado: _ CLR para atribuir "0" e PR para atribuir 
"1". 
À armazenagem desses valores nas saídas dos FF's daremos o nome de 
Carregamento Paralelo. Para comandar esse carregamento, usaremos uma chave L 
(LOAD) que deverá controlar a operação de carregamento paralelo ou permitir o 
funcionamento do circuito normalmente como SR: _ Adotando os valores: 
L(LOAD) = 0 → Carregamento Paralelo (acionar CLR ou PR) 
 1 → Funcionamento normal (desacionar CLR e PR) 
 
Para atribuição do Valor a ser carregado em cada FF, teremos uma entrada P 
(paralelo) respectiva: _ P0 para o FF0, P1 para o FF1 e assim por diante... 
 
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PN será a entrada genérica: _ Adotando os valores: 
PN = 0 → Carrega "0" na saída (acionar CLR e desacionar PR) 
 1 → Carrega "1" na saída (desacionar CLR e acionar PR) 
 
Para prosseguirmos, teremos que saber qual é o componente a ser usado para 
identificarmos como CLR e/ou PR operam (alto ou baixo ativo), para só então 
elaborarmos uma pequena tabela - verdade e, assim, obter os circuitos para CLR e PR. 
 
No caso, será usado o 7474: 
 
 
Dois Flip-flops tipo D,com clock pelo 
Flanco positivo, CLR e PR operando em 
baixo ativo. (aciona com "0") 
Figura 40 – 2 Flip-flops tipo D 
Assim: 
L(load) PN (paral) CLR PR 
0 0 0 1 
0 1 1 0 
1 0 1 1 
1 1 1 1 
 
___ __ __ 
CLR = L + PN PR = L + PN 
O Circuito genérico fica assim: 
5.5. Circuito Genérico para 4 bit's 
 O circuito da Figura 75 oferece todas as possibilidades de entrada e saída (serial / 
paralela) e chaveamento para escolha de deslocamento em ambas as direções, conforme 
os projetos desenvolvidos. 
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Figura 41 – Shift Register Ser/Par – Ser/Par com desloc. bidirecional – SR Genérico 
 
 
5.6. SR em forma de circuitos integrados 
 Temos alguns CI's que já possuem os SR prontos em seu interior 
74164 - SR para 8 bits de entrada serial e saída serial/paralela 
 
 
74194 - SR genérico para 4 bits: 
 
S1 S0 Operação 
0 0 Nenhuma 
0 1 Deslocamento L  R 
1 0 Deslocamento R  L 
1 1 Carregamento paralelo 
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Cap 7 - Memórias Semicondutoras 
Nesse capítulo, iremos estudar de uma forma rápida as principais memórias usando 
semicondutores. Destacaremos, inicialmente, alguns tipos de memória que foram e são 
usadas no cotidiano. 
MEMÓRIAS MAGNÉTICAS: A memória de núcleos magnéticos é uma memória de 
acesso randômico, de leitura e escrita, não volátil, que foi a antecessora da memória a 
semicondutor. A célula básica da memória de núcleos é um pequeno núcleo circular de 
material ferromagnético. Tais células são denominadas núcleos de ferrite. O mecanismo 
de armazenamento usado pelos núcleos magnéticos é baseado num pequeno fio que 
passa pelo centro do núcleo. Quando um pulso de corrente passa através desse fio, um 
fluxo magnético é formado no núcleo, em uma direção que depende do sentido da 
corrente aplicada. As duas possíveis direções de magnetização são usadas para 
representar os bits 0 e 1.Os dados armazenados em um núcleo são lidos através da 
magnetização de tal núcleo na direção correspondente ao 0 (ou seja, aplicando um zero 
ao núcleo), e usando um segundo fio como fio sensor. Na tensão no fio sensor será 
maior, se o núcleo estiver inicialmente no estado lógico 1 em vez de no 0. Este tipo de 
memória ainda pode ser encontrado em alguns minicomputadores e computadores de 
grande porte antigos. 
MEMÓRIA DE BOLHAS MAGNÉTICAS: A memória de bolhas magnéticas é uma 
memória a semicondutor que armazena a informação binária na forma de bolhas 
magnéticas muito pequenas, formadas sobre um filme fino de material magnético. A 
presença ou não de uma bolha magnética é interpretada como 1 ou 0. Este é um tipo de 
memória acesso sequencial. A principal vantagem da MBMs é a sua não-volatilidade; se a 
alimentação for interrompida, os dados armazenados não serão perdidos, uma vez que as 
bolhas simplesmente permanecem em suas posições. Como as ROMs as MBMs podem 
ser lidas e escritas com a mesma facilidade. As MBMs são bastante compactas e 
dissipam pouquíssima potência (em torno de 1 w por bit) 
DISCOS E FITAS MAGNÉTICAS: Os dispositivos de fita e de disco realizam a 
gravação e a leitura de pontos magnéticos sobre uma superfície móvel. Nestas 
superfícies, é aplicada uma camada bem fina de material magnético depositado sobre 
uma superfície com tal material. Na escrita, a corrente passa na bobina, estabelecendo 
linhas de fluxo magnético no núcleo. Tais linhas permanecem no núcleo até encontrarem 
a barreira de ar, com alta relutância ao fluxo magnético, isto faz com que as linhas de 
fluxo sejam desviadas de maneira a passear na superfície magnética em movimento. Tais 
pontos permanecem magnetizados, mesmo depois da passagem da cabeça de leitura / 
escrita. A operação de leitura é justamente o oposto da de escrita. Durante a leitura, a 
bobina é usada como um sensor, enquanto a superfície magnética se move sob a cabeça, 
os pontos que foram magnetizados produzem um fluxo que entra no núcleo. Esta 
mudança no fluxo induz uma tensão na bobina, tensão esta que é amplificada e 
interpretada como correspondente a 0 ou 1. 
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SISTEMA DE DISCO RÍGIDO: Em um sistema de disco rígido os dados são 
armazenados em trilhas concêntricas sobre uma superfície de alumínio coberta com uma 
camada magnética em ambos os lados do disco. Os sistemas de gravação e leitura 
seguem os padrões dos discos e fitas magnéticas. SISTEMA DE DISCO FLEXÍVEL: Usa 
as mesmas tecnologias dos sistemas de disco rígido, só que seu disco é feito de um 
material flexível. 
MEMÓRIAS SEMICONDUTORAS: São memórias construídas exclusivamente com 
componentes semicondutores (diodos, transistores bipolares e transistores MOSFET). 
Basicamente as memórias semicondutoras são divididas em 2 grupos: _ Aquelas que 
mantêm as informações armazenadas e aquelas que não as mantêm, se por algum 
motivo, forem desenergizadas. São chamadas respectivamente de memórias não - 
voláteis e memórias voláteis. As memórias conhecidas como ROM, PROM, EPROM são 
classificadas como Não – Voláteis. As memórias conhecidas como RAM são Voláteis. 
 
7.1. Memória ROM - Memória somente de leitura - MASK ROM 
É fabricada com as informações já armazenadas. Como o CI é composto por circuitos que 
ao serem acessados geram em suas saídas "0" e/ou "1", não podem ser reprogramadas, 
uma vez que esses circuitos não podem ser modificados. 
Estruturalmente, uma memória ROM armazena, em seu conteúdo, uma tabela de dados 
(palavras binárias). Para acessá-los (pelas linhas de endereçamento) e disponibilizá-los 
nas saídas (linhas de dados), usamos um circuito decodificador de linhas (DECODER) 
para seleção das linhas (endereços) da memória. AS palavras binárias aplicadas à 
entrada desse decodificador são chamadas de palavras de endereçamento de memória. 
Um decodificador acessando as linhas de uma tabela de dados corresponde à associação 
de um DECODER a um CODER. Vejamos a figura: 
 
 
Figura 42 – Estrutura de uma memória ROM composta por um Decoder e um Coder 
 
7.1.1. Construção de uma Memória ROM 
Pode-se usar portas lógicas, diodos e transistores. Todo o projeto é baseado na tabela de 
dados (CODER) a qual se quer armazenar na memória. Dela tem-se o número de 
palavras e o número de bits que cada uma delas deverá ter. O número de palavras será o 
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número de posições a serem acessadas pelo DECODER, o que ajudará a determinar o 
número de linhas de endereçamento. O número de bits estabelecerá o número de saídas 
do decodificador. O número de entradas do CODER será o número de saídas do 
DECODER, ou seja, o número de palavras a serem armazenadas. 
 
Projeto de uma memória ROM 
_ Seja a tabela de dados seguinte: 
É uma tabela de dados com 6 linhas de 7 bits cada. Dela, pode-se gerar, então, 
um CODER 6 x 7. Para isto, necessita-se de um decodificador para acessar 6 saídas. 
Usando a relação de projeto do DECODER, poderemos determinar o número de entradas 
e saídas do DECODER: 
 O número de linhas de entradas do CODER é igual ao número de saídas do 
DECODER. Logo, serão 6 saídas. 
M ≤ 2N , onde M é o número de saídas 
do DECODER e N é o número de 
entradas. Assim, 
 6 ≤ 2N :. 6 < 2N :. 6 < 23 :. 
 N = 3 entradas  o será necessário 
um DECODER de 3 x 6 
 
7.1.1.1. Usando somente portas lógicas: 
Seja a tabela para obter o decoder de entrada:: 
A2 A1 A0 L0 L1 L2 L3 L4 L5 
0 0 0 1 0 0 0 0 0 
0 0 1 0 1 0 0 0 0 
0 1 0 0 0 1 0 0 0 
0 1 1 0 0 0 1 0 0 
1 0 0 0 0 0 0 1 0 
1 0 1 0 0 0 0 0 1 
 
 
 
 
 
 
 DADOS 
POS. D6 D5 D4 D3 D2 D1 D0 
Linha 0 0 0 1 1 0 1 1 
Linha 1 1 1 0 0 1 1 1 
Linha 2 1 0 0 1 0 1 0 
Linha 3 0 1 0 0 0 0 0 
Linha 4 0 0 1 0 0 0 1 
Linha 5 1 1 1 1 1 0 1 
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 Circuito da tabelade dados: _ CODER de 6 x 7 
L0 L1 L2 L3 L4 L5 D6 D5 D4 D3 D2 D1 D0 
1 0 0 0 0 0 0 0 1 1 0 1 1 
0 1 0 0 0 0 1 1 0 0 1 1 1 
0 0 1 0 0 0 1 0 0 1 0 1 0 
0 0 0 1 0 0 0 1 0 0 0 0 0 
0 0 0 0 1 0 0 0 1 0 0 0 1 
0 0 0 0 0 1 1 1 1 1 1 0 1 
 
 Projeto do decodificador de endereçamento (DECODER 3 x 6) 
D6 = L1 + L2 + L5 D5 = L1 + L3 + L5 D4 = L0 + L4 + L5 
D3 = L0 + L2 + L5 D2 = L1 + L5 D1 = L0 + L1 +L2 
D0 = L0 + L1 + L4 + L5 
 
Três entradas de endereçamento: A2 A1 A0 (será chamada de palavra de endereço) 
Seis saídas para seleção de linhas: L0, L1, L2, L3, L4, L5 
Teremos então, os dois circuitos na figura 43, chamado de Matriz de portas lógicas na 
forma completa: 
 
 
Figura 43 – Circuito da ROM 6x7 usando matriz de portas lógicas 
 
 
Este circuito teórico, porém, pode ser reduzido ainda para a forma compacta. Vejamos, 
ao tomarmos uma tabela - verdade que opere com as linhas de endereços como as 
entradas e as linhas de dados como saídas: 
 
 
 
 
 
 
 
Figura 44 – Circuito da ROM 6x7 usando matriz de portas lógicas na forma compacta 
Observamos que o circuito se tornou muito mais simples que o anterior. É chamado de 
circuito compacto 
 
7.1.1.2. Usando Diodos 
Os diodos serão usados no circuito do CODER. O circuito do decodificador será o mesmo 
usando portas lógicas. Os diodos aparecerão nas "células" onde necessitarmos o bit de 
nível"1". Vejamos o circuito: 
A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 
0 0 0 0 0 1 1 0 1 1 
0 0 1 1 1 0 0 1 1 1 
0 1 0 1 0 0 1 0 1 0 
0 1 1 0 1 0 0 0 0 0 
1 0 0 0 0 1 0 0 0 1 
1 0 1 1 1 1 1 1 0 1 
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Figura 45 – Circuito da ROM 6x7 usando matriz de diodos 
 
7.1.1.3. Usando transistores 
Para usarmos transistores NPN: 
_ Cada diodo da matriz anterior será substituído pelo diodo Base-Emissor de cada um dos 
transistores. Vejamos como ficaria a linha 5. 
 
Figura 46 – Esquema de ligação de transistores substituindo diodos 
 
Aparece também a linha de Vcc, responsável pela atribuição de nível "1" à linha de dados. 
Podemos ainda observar que este circuito fornecerá maior potência de saída, se 
comparado ao outros dois que operam com corrente de saída de portas lógicas. 
Transistores bipolares PNP e transistores MOSFET também pode ser usados. 
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7.2. Memória PROM - ROM Programável 
É uma memória ROM fabricada com todas as células apresentando o mesmo valor. 
Para armazenar as informações, basta fazer a troca desse valor. Essa operação é 
chamada de programação. Durante a sua fabricação, é colocado em série com cada 
diodo existe um microfusível que deverá ser rompido pela "queima", quando for 
necessário a troca do valor armazenado. Vejamos o diagrama: 
 
Figura 47 – Células de Memória PROM 
Para "programar" a célula, aplica-se um pulso de "corrente maior" a fim de 
promover a queima do microfusível, trocando o nível lógico original da célula (de "1" para 
"0", ou vice-versa). Como o conteúdo da memória ROM (original) é modificado de acordo 
com a vontade do usuário, diz-se que a memória ROM foi programada. O problema de 
uma memória PROM é que ela só pode ser programada uma única vez. 
 
7.3. Memória EPROM - ROM programável e apagável. 
É uma memória ROM que pode ser programada ou gravada e apagada um grande 
número de vezes. As memórias EPROM são classificadas de acordo com o modo de 
apagamento ou desgravação da memória. Essas operações de gravação e apagamento 
são feitas, em geral, fora da operação normal. São de dois tipos: 
 _ UVPROM - É uma EPROM cujo apagamento dos dados se dá pela incidência de 
raios de luz ultra - violeta sobre os componentes internos do integrado (diretamente sobre 
o CHIP) através de uma janela de cristal colocada, para esse fim, sobre o invólucro do CI. 
 _ EEPROM - É uma EPROM cujo apagamento dos dados se dá pela aplicação de 
pulsos elétricos. As memórias EEPROM possui um avanço tecnológico em relação as 
UVPROM, pois permitem que o apagamento de dados seja feito eletricamente e, ainda, 
isoladamente por palavra de dados, sem necessidade de reprogramação total. Este fato 
faz com que as alterações de programação sejam efetuadas pelo próprio sistema no qual 
a memória esteja inserida, sem necessidade de desconexão do circuito integrado, como 
no caso da EPROM. 
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7.4. MEMÓRIAS RAM - Memórias de Acesso Aleatório 
 São memórias voláteis, ou seja, as informações armazenadas são perdidas quando 
a energia do sistema for interrompida por qualquer motivo. O termo RAM é usado para 
designar uma memória de acesso randônico, ou seja, uma memória com igual facilidade 
de acesso a todos os endereços. 
As RAMs são usadas em computadores para armazenamento temporário de programas e 
dados que requerem ciclos de leitura e escrita extremamente rápidos, de maneira a não 
impactar negativamente a operação do computador. A grande desvantagem das RAMs 
reside no fato de elas serem voláteis. A maior vantagem da RAM é sua capacidade de 
poder ser lida e escrita rapidamente e com igual facilidade. Classificam-se em: 
_ RAM Estática - SRAM 
_ RAM Dinâmica - DRAM 
_ NVRAM 
 
7.4.1. ARQUITETURA DA RAM 
Uma RAM é constituída de um conjunto de registradores, cada um dos quais 
armazenando uma única palavra de dados e possuindo, cada um deles, um único 
endereço. Valores típicos para a capacidade das RAMs são 1K, 4K, 8K, 16K, 64K, 128K, 
256K e 1024K palavras de um, quatro ou oito bits. A capacidade da RAM quanto a seu 
tamanho de palavra podem ser expandidos pela combinação de diversos tipos de chips 
de memória. 
 
Figura 48 – diagrama em Bloco de uma memória RAM de 2n palavras de M bits 
 
OPERAÇÃO DE LEITURA: _ A palavra de endereço escolhe um dos registradores do 
chip de memória para ser lido ou escrito. Para ler o conteúdo de um registrador 
selecionado, a entrada de READ/WRITE (R/W) e a de Seleção de Chip (CS) devem estar 
em nível lógico 1. A combinação de R/W=1 e CS=1 habilita os buffers de saída, de modo 
que o conteúdo de um determinado registrador aparecerá nas quatro linhas de saída. 
 
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OPERAÇÃO DE ESCRITA: _ Para escrever uma nova palavra em um registrador 
selecionado, é necessário que R/W esteja em 0 e CS em 1. Esta combinação habilita os 
buffers de entrada, fazendo com que a palavra aplicada na entrada seja escrita no 
registrador selecionado. A realização de uma operação de escrita destrói o conteúdo 
armazenado anteriormente no registrador selecionado. 
 
SELEÇÃO DO CHIP 
A grande maioria dos chips de memória tem uma ou mais entradas de seleção CS, 
que são usadas para habilitar ou desabilitar o chip. Quando desabilitado, todas as suas 
entradas e saídas de dados estarão em alta impedância, de modo que não será possível 
realizar nem uma operação de leitura ou escrita. Neste modo de operação, o conteúdo da 
memória não poderá ser modificado. Deve-se observar que alguns fabricantes chamam 
tais entradas de Habilitação do Chip (CE). Quando CS, ou CE, estiver em seu estado 
ativo, diz-se que o chip de memória está selecionado ou habilitado. 
 
7.4.2. RAM ESTÁTICA (SRAM) 
As RAMs Estáticas são aquelas que só podem manter a informação armazenada 
enquanto a alimentação estiver aplicada ao chip. As células de memória das RAMs 
estáticas são formadas por flip-flops. As SRAMs estão disponíveis nas tecnologias 
bipolar e MOS , sendo que a grande maioria das aplicações de RAM Estática usa CMOS 
e NMOS. Os chips bipolares têm a vantagem da velocidade. Já os dispositivos MOS têm 
muito maior capacidade de armazenamento e menor consumo de potência. A figura 2 
mostra a comparação de uma célulabipolar típica com uma NMOS típica. A célula bipolar 
tem dois transistores bipolares e dois resistores, enquanto a NMOS possui quatro 
MOSFETs como resistores (Q2 e Q4). 
 
Figura 49 - Células de memória RAM Estáticas construídas na tecnologia bipolar e NMOS 
 
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7.4.3. CICLOS DE LEITURA E DE ESCRITA DE UMA SRAM 
7.4.3.1. CICLO DE LEITURA 
As formas de onda da Figura 50. mostram como as entradas de endereço, R/W e 
CS se comportam durante um ciclo de leitura da memória. No diagrama aparecem o 
endereço gerado pelo processador, além da saída de dados da RAM. 
O ciclo de leitura começa no instante t0. Antes deste instante, as entradas de endereço 
estão no estado que assumiram quando a operação anterior. 
No instante t0, o processador fornece um novo endereço a memória, exatamente o 
endereço da posição que ela precisa ler. 
No instante t1, a RAM coloca os dados armazenados na posição endereçada nas linhas 
de saída. O intervalo de tempo entre t0 e t1 é denominado tempo de acesso da RAM. O 
intervalo tACC, corresponde ao intervalo de tempo entre a aplicação do novo endereço e 
o aparecimento dos dados na saída. O parâmetro tCO é o tempo que a saída de uma 
RAM demora para sair do estado de alta impedância. 
No instante t2, CS retorna ao nível lógico ALTO, após decorrido o intervalo de tempo tOD. 
Pelo exposto concluímos que as saídas de dados da RAM estarão no barramento de 
dados entre os instantes t1 e t3. O processador deverá retirá-los em qualquer instante, 
durante esse intervalo. 
O ciclo completo de leitura, tRC, ocorre entre os instantes t0 e t4, quando o processador 
muda as entradas de endereço para os valores envolvidos com a próxima operação de 
escrita ou leitura. 
 
Figura 50 - Temporização do Ciclo de Leitura 
 
 
 
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7.4.3.2. CICLO DE ESCRITA 
A Figura 51 mostra a atividade dos sinais para um ciclo de escrita, que começa 
quando o processador fornece um novo endereço para a RAM, no instante t0. Após 
aguardar um tempo tAS chamado de tempo de estabelecimento do endereço (setup), que 
tem por objetivo dar tempo ao decodificador da RAM para responder ao novo endereço 
que lhe foi apresentado. Os sinais R/W e CS são mantidos em nível lógico BAIXO por um 
tempo tW, denominado intervalo de escrita. Durante o intervalo de escrita, o processador 
coloca seus dados no barramento de dados para que os mesmos sejam escritos na RAM. 
Esses dados serão mantidos nas entradas de dados da RAM por um certo tempo 
(intervalo de tempo entre tDS e tDH). De maneira similar, as entradas de endereço devem 
permanecer estáveis durante o tempo de retenção do endereço, tAH, após t2. O ciclo 
completo de escrita, tWC, estende-se de t0 e t4, quando o processador muda as linhas de 
endereço, colocando nelas o endereço para a próxima operação de leitura ou escrita. 
 
Figura 51 - Temporização do Ciclo de escrita 
 
7.4.4. RAM DINÂMICA (DRAM) 
As RAMs dinâmicas são fabricadas usando a tecnologia MOS, alta capacidade de 
armazenamento, baixo consumo de energia e velocidade de operação moderada. 
Armazenam 1 ou 0 como cargas de microcapacitores MOS, tipicamente de poucos 
picoFaradays (pF). EM função da tendência destes capacitores se descarregarem depois 
de decorrido tempo, as RAMs dinâmicas necessitam de recarga periódica das células de 
memória, operação está denominada refresh da DRAM. Cada célula precisa ser 
recarregada decorridos de 2 a10 ms, ou a informação nela armazenada será perdida. Até 
bem recentemente, se acoplava à memória DRAM um circuito para implementar a 
operação de refresh durante os intervalos de tempo em que a memória não estava sendo 
acessada para uma operação de leitura ou escrita. Para memórias relativamente 
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pequenas, com menos de 60K palavras, a RAM integrada, iRAM, fornece uma solução, 
um CI que inclui os circuitos de refresh no mesmo chip que abriga a matriz de células de 
memória. A memória principal da maioria dos microcomputadores atuais usa DRAM em 
virtude de sua alta capacidade e baixo consumo. 
 
7.4.4.1. OPERAÇÃO DE REFRESH DE UMA DRAM 
A DRAM deve ser recarregada periodicamente (a cada 2ms em media) ou os 
dados nela armazenados serão perdidos. 
A operação de refresh de uma DRAM e feita através de um contador de refresh de sete 
bits usado para gerar os 128 endereços das linhas da DRAM. O contador começa 
gerando o valor 0000000 correspondendo a linha zero. Este endereço é aplicado as 
entradas de endereço da DRAM com MUX = 0 e RAS em nível baixo enquanto R/W e 
CAS são mantidos em alto , isto da um refresh na linha zero , o contador é incrementado , 
e a sequência é realizada até a linha 127 o processo completo leva em torno de 50 s . 
 
7.4.5. RAM NÃO VOLÁTIL (NVRAM) 
Vantagens - tem uma alta velocidade de operação. Desvantagem – perderá as 
informações armazenadas se a energia for interrompida, mesmo que momentaneamente. 
Duas soluções para você não perder as informações em caso de falta de energia: 
- A primeira solução é usar memórias que possam ser alimentadas por baterias sempre 
que ocorrer a falta de energia, a tecnologia usada nestes tipos de memórias é a CMOS. 
Algumas SRAMs CMOS incluem no chip pequenas baterias de lítio. A segunda solução é 
empregar um dispositivo chamado de RAM não-volátil (NVRAM) o chip NVRAM combina 
alta velocidade de operação das RAMs com a capacidade de armazenamento não-volátil. 
Na ocorrência de falta de energia, ou quando o computador for desligado, a seguinte 
sequência de eventos ocorre: 
- Um circuito sensor de tensão detecta a queda de tensão AC de alimentação e envia um 
sinal a entrada da NVRAM STORE. Isto faz com que todos os dados armazenados sejam 
transferidos para as correspondentes na EEPROM, essa transferencia é realizada em 
paralelo, por causa de seus capacitores de saída da NVRAM fica energizado até que a 
transferência se complete. Quando a energia for restabelecida, a NVRAM vai transferir 
automaticamente as informações da EEPROM de volta para a RAM. 
 
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7.5. EXPANSÃO DO TAMANHO DA PALAVRA E DA CAPACIDADE DE UMA 
MEMÓRIA 
A maioria das aplicações de memória, não podem ser obtidos através de um único chip, 
sendo necessários à combinação de várias memórias para se obter a capacidade e o 
tamanho desejado. 
 
7.5.1. EXPANSÃO DO TAMANHO DA PALAVRA OU EXPANSÃO PARALELA 
Suponha que necessitemos de uma memória que possa armazenar 16 palavras em 8 bits 
cada uma, mas só temos RAMs de 16 x 4. Podemos combinar dois chips para 
produzirmos a memória desejada. 
Cada chip pode armazenar 16 palavras de 4 bits, sendo assim cada chip irá armazenar 
metade de cada palavra. 
No barramento de endereços são colocados os dados no qual os 4 mais significativos são 
recebidos pela primeira RAM e os quatro menos significativos são colocados na Segunda 
RAM. 
A primeira RAM coloca os 4 primeiros bits nas 4 primeiras linha do barramento de dados e 
a Segunda RAM coloca os bits nas 4 últimas linhas do mesmo barramento de dados. O 
barramento de dados então contém a palavra de oito bits que pode ser transmitida a 
algum a algum outro dispositivo de controle. 
 
Exemplo: 
Necessitamos de uma memória de 1K x 12. Dispomos de memórias RAM 1K x 4, 
apresentada na Figura 52. Elaborar o circuito expandido para atender a nossa 
necessidade. 
Solução: 
_ Podemos observar que: 
_ 1K x 4 equivale a dizer 1024 posições de memória para 4 bits em cada. 
 
Figura 52 – Memória RAM 1k x 4 
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_ Será necessário aumentar de 4 para 12 bits. Assim, associaremos os integrados até 
atingir o número de bits desejado: 
_ Então, serãonecessários 3 blocos de 1K x 4. 
 
D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 
M1 M2 M3 
 
Determinação do número e linhas de endereçamento: 
 
M ≤ 2N :. 1K ≤ 2N :. 1024 = 2N :. 210 = 2N:. N = 10 linhas de endereçamento 
 
10 linhas de endereçamento: A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 (Adress) 
 
Usaremos as mesmas linhas de endereçamento para os 3 blocos de memória. As linhas 
de dados serão entregues ao barramento de dados, isoladamente. 
Linhas de endereçamento Barramento de dados 
 
Figura 53 – Expansão de Memória RAM 4k x 12 a partir da RAM 1k x 4 
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A representação em blocos dessa expansão pode ser vista na Figura 54: 
 
 
Figura 54 – Representação em Blocos da expansão de 
Memória RAM 4k x 12 a partir da RAM 1k x 4 
 
As linhas de endereçamento A9..A0 são comuns a todos as memórias (M1. M2 e M3), 
bem como as linhas de CS e WE para garantir o funcionamento simultâneo de todas as 
memórias que foram associadas. 
 
7.5.2. Expansão da capacidade de endereços 
 Suponha que necessitemos de uma memória que possa armazenar 32 palavras de 
quatro bits mas só temos C.I. de 16 x 4, combinando estes C.I. podemos obter a memória 
desejada. 
Cada RAM será usada para armazenar 16 palavras de quatro bits. Os pinos de entrada e 
saída de dados de cada RAM são conectados a um barramento de dados de quatro bits, 
a linha superior do barramento de dados é usada para selecionar o chip via entrada CS, a 
partir de sinais lógicos diferentes. O módulo completo deve haver 32 endereços isto 
requer cinco linhas de endereço. 
Os dados chegam pelo barramento de dados e cada memória recebe 4 bits através de um 
clock que faz a seleção das memórias, e que são depois enviados ao barramento de 
dados. 
Alguns tipos de RAMs podem ser associadas do mesmo modo só que com um 
decodificador para a geração dos sinais de entrada CS através das duas linhas superiores 
do barramento de endereços. 
 
 
 
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 Exemplo: 
Necessitamos agora de uma memória de 10K x 8. Dispomos de memórias RAM 2K x 8. 
Elaborar o circuito expandido que possa atender a nova necessidade. 
Solução: 
_ Podemos observar então, que será necessário aumentar o número de endereços da 
memória, ou seja, a capacidade de armazenagem. Assim teremos que trabalhar com o 
bloco básico de 2K x 8, até atingir os 10K x 8 necessários. 
 
_ No de blocos básicos: 10K / 2K = 5 blocos de 2K x 8 
 
Figura 55 – Representação em Blocos da Memória RAM 2k x 8 
 
_ No de linhas de endereçamento: 
_ para o bloco básico de 2K x 8: 
M ≤ 2N :. 2K ≤ 2N :. 2 x 1024 = 2N :. 2 x 210 = 211 = 2N:. 
N = 11 linhas de endereçamento 
11 linhas de endereçamento: A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 
 
_ para a expansão desejada de 10K x 8: 
M ≤ 2N :. 10K ≤ 2N :. 10 x 1024 < 2N :. 10 x 210 < 2N:. 
N = 14 linhas de endereçamento 
14 linhas de endereçamento: A13 A12 A 11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 
 
 
 
 
 
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_ Diagrama de endereçamento: 
Tem a função de escolher visualmente qual dos blocos básicos será acionado por vez. 
A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 
0 0 0 CS0 2K x 8 M0 
 
0 0 1 CS1 2K x 8 M1 
 
0 1 0 CS2 2K x 8 M2 
 
0 1 1 CS3 2K x 8 M3 
 
1 0 0 CS4 2K x 8 M4 
1 0 1 Não será usado 
1 1 0 Não será usado 
1 1 1 Não será usado 
 
 
Podermos agora, de acordo com 
o modo de acionamento da 
entrada CS (no caso, será 
acionado em BAIXO ATIVO), 
elaborar um circuito DECODER 
para selecionar qual dos 5 
blocos básicos de 2K x 8 irá 
funcionar. 
Projeto do DECODER: 
M ≤ 2N :. 5 < 2N :. N = 3 entradas do DECODER  (A13 A12 A11) 
 
A13 A12 A11 CS0 CS1 CS2 CS3 CS4 
0 0 0 0 1 1 1 1 
0 0 1 1 0 1 1 1 
0 1 0 1 1 0 1 1 
0 1 1 1 1 1 0 1 
1 0 0 1 1 1 1 0 
 
Extraindo as equações por maxtermos: 
 
 
 
 
 
 
O circuito ficará associando as memórias conforme mostrado na Figura 90: 
As linhas de seleção de escrita/leitura (WE) serão ligadas no mesmo ponto. 
As linhas de endereçamento de A10 a A0 serão comuns a todos o blocos. 
 
A distinção de qual estará bloco básico de 2K x 8 que estar funcionando será feita pelas 
portas lógicas do DECODER pelas entradas CS de cada memória. 
 
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Figura 56 – Esquema em Blocos da expansão Memória RAM 10k x 8 
 
Assim, podemos ver qual memória será acionada por cada palavra: 
 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 
CS0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 
 0 0 0 1 1 1 1 1 1 1 1 1 1 1 
CS1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 
 0 0 1 1 1 1 1 1 1 1 1 1 1 1 
CS2 0 1 0 0 0 0 0 0 0 0 0 0 0 0 
 0 1 0 1 1 1 1 1 1 1 1 1 1 1 
CS3 0 1 1 0 0 0 0 0 0 0 0 0 0 0 
 0 1 1 1 1 1 1 1 1 1 1 1 1 1 
CS4 1 0 0 0 0 0 0 0 0 0 0 0 0 0 
 1 0 0 1 1 1 1 1 1 1 1 1 1 1 
 
Em geral esses endereços expressos em binário, na tabela acima são expressos em 
hexadecimal: 
CS0  0000h a 0FFFh; CS1  1000h a 1FFFh; CS2  2000h a 2FFFh 
CS3  3000h a 3FFFh; CS4  4000h a 4FFFh 
 
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Atividades de Fixação: 
EXERCÍCIOS: 
1. Defina e caracterize: 
1.1. Memória ROM 1.2. Memória PROM 
1.3. Memória EPROM 1.4. Memória RAM 
1.5. Matriz de Portas Lógicas 1.6. Matriz de Diodos 
1.7. Matriz de Transistores 
 
2. Por quê podemos dizer que uma memória do tipo ROM é considerada a associação de 
um DECODER com um CODER? Qual é a função do DECODER? Qual a função do 
CODER? Dê um exemplo. 
 
3. Descreva o processo de gravação em uma: 
3.1. Memória PROM 3.2. Memória EPROM 3.3. Memória RAM 
 
4. Elaborar as memórias ROM com Matriz de Portas Lógicas, Matriz de Diodos, Matriz de 
Transistores para as seguintes matrizes de dados: 
 D7 D6 D5 D4 D3 D2 D1 D0 D4 D3 D2 D1 D0 D5 D4 D3 D2 D1 D0 
P1 1 1 0 0 0 1 0 1 P1 1 1 0 0 0 P1 0 0 0 1 1 1 
P2 0 1 1 0 1 1 1 0 P2 1 0 1 1 1 P2 0 1 0 1 0 1 
P3 1 0 0 1 1 0 0 1 P3 1 0 1 1 0 P3 0 0 1 1 1 0 
P4 1 1 0 0 1 1 0 0 P4 1 1 0 0 1 P4 1 1 1 1 0 1 
P5 0 1 1 1 0 1 1 1 P5 0 0 1 1 0 P5 1 0 1 0 1 0 
 P6 0 1 0 1 0 P6 1 1 1 1 0 1 
 P7 0 1 0 0 1 
 
5. O que é expansão de memória? O que é expansão paralela de memória? O que é 
expansão de capacidade de memória? 
 
6. Elaborar as expansões pedidas: 
6.1. 4 K x 8  4 K x 32 
6.2. 1 M x 8  1 M x 24 
6.3. 64 k x 8  256 k x 16 
6.4. 1 k x 4  3 k x 9 
6.5. 4 M x 8  6 M x 8 
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Cap 8 - Conversores Digital / Analógico 
 
 
Figura 57 – Interface entre os Mundos Analógico e Digital 
 
Esses conversores são os dispositivos responsáveis por fazer a tradução e 
interfaceamento entre o mundo "real" (analógico) e o mundo computacional (digital) e 
vice-versa. 
 
8.1. Conversores digital / analógico 
São circuitos que geram um sinal elétrico analógico, na grandeza em tensão (dada 
em Volts) ou corrente (dada em Ampére), a partir de uma palavra digital colocada em sua 
entrada. São, portanto, dispositivos de interface entre o mundo digital e o mundo 
analógico. Juntamente com o conversor A/D, permitem que sistemas digitais interajam 
com grandezas físicas, tanto para leitura quanto para atuação. Exemplos: 
 - controle de dispositivos: resistências, motores, válvulas; 
 - aquisição de dados: instrumentos e medidores; 
 - gravação e reconstrução de sinais: CDs, osciloscópios. 
 
8.1.1. Conversão D/A 
Um conversor D/A possui entradas digitais e uma saída analógica. As entradas digitais 
formam uma PALAVRA binária pura. A saída analógica,por sua vez, pode ser em tensão 
ou em corrente. 
 Figura 58 – Diagrama de um Conversor Digital/Analógico 
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O número de bits da palavra digitail de entrada define o número possível de valores 
de tensão ou corrente para a saída analógica, conforme a fórmula seguinte: 
Número de valores diferentes de tensão ou corrente para a saída analógica = 2N , onde N 
é o número de bits. 
As tensões de saída são derivadas de uma fonte de tensão do conversor, esta 
fonte de tensão gera um sinal de Vref, tensão de referência ou tensão de fundo de escala. 
Veja os exemplos: 
Conversor D/A de 2 bits 
Msb Lsb Vout 
0 0 0 
0 1 1/3 Vref 
1 0 2/3 Vref 
1 1 Vref 
 
Define-se então a saída analógica como função da entrada: 
Vout = K . entrada digital 
 
Onde K é o fator de proporcionalidade do conversor; K = f(Vref) e tem a unidade da saída 
analógica 
Conversor de 4 bits 
MSB ... ... LSB Vout 
0 0 0 0 0 
0 0 0 1 1/15 Vref 
0 0 1 0 2/15 Vref 
0 0 1 1 3/15 Vref 
0 1 0 0 4/15 Vref 
0 1 0 1 5/15 Vref 
0 1 1 0 6/15 Vref 
0 1 1 1 7/15 Vref 
1 0 0 0 8/15 Vref 
1 0 0 1 9/15 Vref 
1 0 1 0 10/15 Vref 
1 0 1 1 11/15 Vref 
1 1 0 0 12/15 Vref 
1 1 0 1 13/15 Vref 
1 1 1 0 14/15 Vref 
1 1 1 1 Vref 
 
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Peso de Entrada: Cada bit de entrada tem um peso constante associado na variável de 
saída. 
Exemplo: Conversor D/A de 3 bits e Vmáx = 14V. 
MSB ... LSB Vout 
0 0 0 0 
0 0 1 2 
0 1 0 4 
0 1 1 6 
1 0 0 8 
1 0 1 10 
1 1 0 12 
1 1 1 14 
 
3 bits: 23 = 8 entradas: 0 a 7 (decimal) 
 
Da tabela acima: 
MSB ... LSB Vout 
0 0 1 2 
0 1 0 4 
1 0 0 8 
 
Observe que o bit lsb tem peso 2V, e os bits seguintes têm o peso dobrado em relação ao 
bit anterior. Para o cálculo da saída, basta somar os pesos dos bits setados na entrada: 
 
Entrada: 0 1 1 => Saída: 4 + 2 = 6V 
 
Afirma-se: _ o fator de proporcionalidade (K) = peso do lsb. 
 
Saída Analógica: É sempre do tipo função escada, pois só poderá assumir um certo 
número de valores, ou níveis específicos de tensão. Quanto maior o número de bits de 
entrada do conversor, maior o número de degraus na saída e mais próxima do 
comportamento linear esta saída estará. Portanto o número de bits de entrada do 
conversor é um fator de qualidade do sinal de saída. 
 
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Resolução: É a menor alteração da saída em função de uma variação na entrada digital. 
Como o sinal de saída é do tipo escada, a menor alteração deste é o tamanho do degrau, 
portanto: 
Resolução = tamanho do degrau = peso do LSB 
 
Exemplo: 
Conversor de 4 bits com Vref = 15V, ligado a saída de um contador de 4 bits: 
 
Figura 59 – Gráfico da tensão de saída de um Conversor Digital/Analógico 
 
O número de patamares de tensão é 2N, e o número de degraus é (2N - 1), assim, pode-se 
escrever: 
Resolução = K = Afs / (2N - 1) 
Onde Afs é a grandeza analógica de fundo de escala e N é o número de bits do 
conversor. 
 
Resolução Percentual: A resolução é função do número de bits do conversor e da tensão 
de referência aplicada a este. Como a tensão de referência é um fator que pode ser 
manipulado de acordo com a aplicação do conversor, a resolução de cada conversor 
passa a ser função também da aplicação. Para se ter um índice de qualidade que seja 
independente da aplicação e que só dependa do conversor, define-se a resolução 
percentual: 
 Resolução (%) = tamanho do degrau x 100/ F.S. [%] 
Pode ser escrita de outra forma: 
Resolução (%) = 100 / número de degraus [%] 
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A resolução percentual é função exclusiva do número de bits de entrada, e usualmente se 
usa como dado de resolução o próprio número de bits de entrada do conversor. 
 
Conversores Bipolares 
Produzem tensões de saída bipolares, ou seja, tanto negativas quanto positivas. Nestes 
conversores geralmente se usa entrada binária com o msb sendo o bit de sinal: _ msb = 
0, valor positivo; msb = 1, valor negativo e, a representação de valores negativos, por 
comp. 2. 
 
 
EXERCÍCIOS 
1) Tem-se um conversor D/A com 10 bits de entrada e 10 mV de tamanho de degrau. 
Pede-se determinar a Tensão de saída de F. S. (fundo de escala), a Resolução e a 
Resolução Percentual 
 
2) Observe o diagrama abaixo: 
 
Relação: 0 mA - 0 rpm 
2 mA - 1000rpm 
Pede-se: 
- Para controlar o motor com 1rpm de resolução, deve-se utilizar um D/A com quantos bits 
de entrada? 
- Qual será o tamanho do degrau para o conversor utilizado? 
- Qual a entrada digital deve ser utilizada para uma rotação de 840 rpm no motor? 
 
3) Tem-se um conversor D/A BCD com F.S. de 9.99V. Pede-se a Resolução percentual; a 
Resolução e a Saída analógica para uma entrada de 0110 1001 0101. 
 
 
 
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8.1.2. CIRCUITOS CONVERSORES D/A 
8.1.2.1. CIRCUITOS SOMADORES DE TENSÃO 
Possuem diversas entradas e uma saída que apresenta o valor de tensão relativo 
proporcional à soma das tensões aplicadas às entradas. 
 
Circuitos Somadores Resistivos: 
 
_ SOMADOR 2N: _ Para cada entrada teremos uma resistência que será baseada em um 
valor fixo. Como trabalharemos com valores binários, cada entrada receberá um valor 
relativo a um bit. Logo, a resistência receberá um peso de acordo com a sua posição 
dentro da palavra binária de entrada relativa. Veja o circuito da Figura 95 para palavras de 
4 bits de entrada: 
 
Figura 60 – Somador Resistivo para quatro bits 
 
A equação da saída Vs será obtida de acordo com os valores aplicados às entradas D, C, 
B e A. Logo, usa-se o teorema da superposição para obtê-la. Assim, aplica-se nível alto 
em uma das entradas, deixando as demais em nível baixo. Faremos uma análise para 
cada bit em nível alto (logo, 4 análises): 
 
I - Para DCBA = 1000: 
 
 
 
 
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II - Para DCBA = 0100: 
 
III - Para DCBA = 0010: 
 
IV - Para DCBA = 0001: 
 
Somando os 4 valores de Vs, teremos a equação equivalente: 
 
 
Generalizando para as entradas D, C, B e A, teremos: 
 
Onde: 
_ Vcc é a tensão aplicada quando o bit for igual a 1. Será usada a Variável Vref. 
_ D é o bit mais significativo (MSB) e A é o bit menos significativo (LSB). 
_ D, C, B e A poderão assumir 1 ou 0 de acordo com seus valores na palavra de 
entrada. 
 
_ Malha Ou Rede Resistiva R – 2R: Para o circuito anterior, observemos que a medida 
em que aumentamos o números de bits de entrada, aumentaremos os valores dos 
resistores. O circuito usando a REDE R - 2R limita esses valores. Vejamos o circuito para 
4 bits: 
 
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Aplicando métodos de resolução de circuito, teremos a equação para Vs: 
 
Onde: 
_ Vcc é a tensão aplicada quando o bit for igual a 1. Será usada a Variável Vref. 
_ D é o bit mais significativo (MSB) e A é o bit menos significativo (LSB). 
_ D, C, B e A poderão assumir 1 ou 0 de acordo com seus valores na palavra de 
entrada. 
 
Observações: 
_ Os circuitos puramente resistivos funcionam de forma bem razoável, porém apresentam 
sempre uma redução entre os valores de tensão, aplicados às entradas e fornecidos às 
saídas, o que fica ainda mais evidente ao trabalharmos com valores diferentes de cargas. 
_ A solução será a associação de circuitos amplificadores para minimizar as perdas. O 
circuito mais indicado por apresentar muito bom rendimento e ser de fácil manipulação 
será o Amplificador Operacional, que chamaremos de Amp.Op.. 
 
8.1.3. Amplificadores Operacionais 
Baseiam-se em amplificadores diferenciais. Montados em forma de CI's, 
apresentam duas entradas: Uma não-inversora (+) e uma inversora(-) e uma saída. São 
alimentados, geralmente, por fontes duas fontes (+ Vcc e - Vcc). 
 
Figura 61 – Diagrama do circuito equivalente de um Amplificador Operacinal Ideal 
 
Principais características: 
_ Alta impedância de Entrada (Zin); 
_ Baixa impedância de Saída (Zout); 
_ Tensão de saída nula quando as tensões nas entradas forem iguais(V1 = V2) 
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Onde: 
 V1 - entrada inversora 
 V2 - entrada não - inversora 
±Vcc - alimentação 
 Vs - tensão de saída 
Circuito de um Amplificador Inversor 
 
Figura 62 – Amplificador Inversor usando Amplificador Operacional 
 
Circuito do amplificador Não - Inversor 
 
Figura 63 – Amplificador Não-Inversor usando Amplificador Operacional 
 
8.1.4. Conversor D / A Com Somador 2n E Amp. Op. 
Veja um circuito para 4 bits: 
 
Figura 64 – Somador Resistivo 2n com Amp Operacional para quatro bits 
Onde: 
_ VD, VC, VB, VA são as tensões relativas aos bits de entradas D, C, B e A 
 
Resolução: 
LSB: 5V / 8 = 0.625 V FS = -9.375 V 
 
 
Precisão de conversão: 
Precisão dos resistores: pode-se chegar a 0.01% 
Precisão dos níveis de tensão digital: 
Utiliza-se o seguinte circuito, onde Vref é uma fonte de tensão contínua, muito 
precisa: 
 
 
Conversor D/A com saída em corrente: 
 
 
_ Necessidade de resistores de precisão e carga de trabalho ideal: R  0 
Para garantir esta condição (não sobrecarregar Is) utiliza-se um conversor 
corrente/tensão 
 Vs = - Is x Rf 
 Exercícios 
1) Baseado no esquema abaixo, pede-se: 
 
 
a) Determinar o peso de cada bit 
b) Substituir Rf por 250 ohms e encontrar a 
nova tensão de Fundo de Escala. 
 
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2) Com um conversor D/A do tipo rede R / 2R de 4 bits e Vref = 5V, determinar a 
resolução e o fundo de escala. 
 
3) Tem-se um conversor D/A de 8 bits e saída de FS de 2mA, com erro de FS = +/_ 0.5%. 
Qual a faixa de valores possíveis na saída para uma entrada digital de 1000 0000? 
 
8.1.5. Conversor D / A Com Rede R-2R e Amp. Op.: 
É o circuito de conversão D/A mais utilizado. Seja um circuito para 4 bits, onde D é o MSB 
 
Figura 65 – Somador Resistivo R-2R com Amp Operacional para quatro bits 
 
Vantagens: 
Facilidade de fabricação dos resistores e precisão com variação de temperatura. 
 
Especificações de conversores D/A 
Resolução: número de bits 
Precisão: Erro de fundo de escala: máximo do desvio da saída em relação ao valor 
esperado / tensão de fundo de escala (%FS). 
Erro de linearidade: máximo desvio em tamanho do degrau (%FS). 
Erro de Offset: tensão presente na saída do conversor quando as entradas digitais 
estiverem em 0. Este erro se repete para todas as entradas. 
Tempo de estabilização: tempo que o conversor demora para levar a saída de 0 para o 
FS com precisão de ½ degrau. Valores típicos: 50 nano (10-9) segundos a 10 micro (10-6) 
segundos. Geralmente os conversores com saída em corrente são mais rápidos que os 
com saída em tensão. 
Monotonicidade: O conversor só incrementa a saída digital, não existem degraus para 
baixo. 
Obs.: A resolução e a precisão devem ser ponderadas em um conversor. 
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Exemplo de Conversor D/A: 
AD7524 
REDE R-2R 
tempo de estabilização: 100ns 
precisão de fundo de escala: +/- 0.02% FS 
Vref: +/- 25 V 
Resistor de realimentação para conversão corrente/tensão embutido 
 
Teste de precisão estático: 
_ Gera-se uma entrada digital qualquer e verifica-se a saída analógica, assim é possível 
avaliar se o conversor responde dentro da faixa esperada (precisão fornecida pelo 
fabricante). 
Teste escada: 
_ Verifica se a saía aumenta de degrau em degrau conforme a entrada binária vai sendo 
incrementada, verifica-se se os degraus são todos do mesmo tamanho, se não existem 
degraus faltando nem degraus para baixo. É um teste que geralmente se faz na 
fabricação ou em produtos testados um a um. 
Causas para falhas: 
 
8.1.6. Exercícios Resolvidos: 
a. Sabendo-se que temos um contador binário TTL para 4 bits, conectado à entrada 
de um conversor D / A e que ainda Rf = 4,7 KΩ, R = 2,2 KΩ, completar a tabela com 
os valores obtidos para os circuitos somador 2N e malha R - 2R. 
A3 A2 A1 A0 Vs som 2N Vs R-2R 
0 0 0 0 0 V 0 V 
0 1 0 1 - 5,07 V - 0,85 V 
0 1 1 1 - 7,11 V - 1,18 V 
1 0 0 0 - 8,12 V - 1,35 V 
1 0 1 1 - 11,17 V - 1,86 V 
1 1 1 1 - 15,23 V - 2,54 V 
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Para Família TTL, Vref = 3,8 V 
Para o circuito com Somador 2N: 
 
 
 
 
 
Para o circuito com malha R - 2R: 
 
 
Análise dos resultados: 
_ Para os mesmos valores de Rf, R e Vref, o circuito usando somador 2N apresenta 
valores maiores que o circuito com rede R - 2R. Para compensar isto, basta atuarmos na 
relação Rf / R, com valores adequados: 
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_ Para esse caso, temos Rf / R = 2,1364. O valor que necessitaríamos para que o circuito 
com rede R-2R operasse semelhante seria Rf / R = 12,82. 
Assim, usaríamos para o circuito R-2R, Rf = 51KΩ e R = 3,9 KΩ 
 
b. Projetar um conversor D / A operando com 3 bits de entrada. Sabe-se que 
 Vref = 4,5 V e que Vsmáx = -16 V. Apresentar os circuitos para: 
b.1. Somador 2N b.2. Malha R-2R 
 
Para estes projetos, usaremos a maior palavra binária com 3 bits: A2 A1 A0 =(1 1 1)2 
b.1. Somador 2N 
 
Logo, Rf = 2, 032 x R. Assim, teremos que adotar um valor para R para obter Rf ou vice - 
versa. 
 
Fazendo R = 1KΩ, teremos Rf = 2,032 KΩ 
 
Como o valor não é comercial, teremos que "construir" este valor por meio de resistores 
variáveis ou associação de resistores. Por meio de resistores variáveis (potenciômetros 
ou trimpots), a tarefa é bem mais fácil: 
_ Busca um potenciômetro ou um trimpot comercial cujo o valor nominal é próximo do 
dobro do valor desejado; 
_ De posse de um multímetro, em escala de resistência, usamos as pontas de prova para 
aferir o valor desejado: 
 
_ Assim que o valor estiver ajustado, colocaremos o variável no circuito. Vejamos: 
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b.2. Malha R - 2R 
 
Complete os cálculos: 
 
8.2. Conversão A/D 
8.2.1. Operação Básica Baseada Em Conversão 
Vejamos o diagrama em blocos que operara com palavras de 6 bits (64 níveis de tensão 
de entrada). 
 
Figura 66 – Diagrama de um Conversor A/D para fornecer palavras de 6 bits 
 
Um valor de tensão analógica é entregue à entrada Vent (Va). Este valor será comparado 
com uma tensão auxiliar Vax que é fornecida pelo conversor D / A, que, por sua vez, 
recebe uma palavra binária vinda do contador (MOD-64, no caso). As saídas do contador 
também são aplicadas no SR paralela - paralela. 
Quando o valor da tensão Vax for igual ou ligeiramente maior que atensão Vent (Va), a 
saída do comparador mudará de nível lógico na sua de saída, fornecendo uma transição 
de CK para o SR, que fará o carregamento paralelo do valor que está na saída do 
contador e desabilitará o MVA (gerador de CK). Os valores que aparecerem nas saídas 
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do SR formarão a palavra binária na saída paralela, fornecendo a palavra binária (digital) 
correspondente ao nível de tensão aplicado à entrada como Vent (Va). 
 
8.2.2. Comparador de Tensão: 
 
 
O circuito usado como comparador de tensão utiliza o Amp.Op. que poderá receber duas 
tensões de entrada e elas serão comparadas entre si. 
 
Poderemos ter 3 possibilidades: V1(-) = V2(+)  Por definição do Amp.Op., a saída será 
nula: Vscomp = 0 
V1(-) > V2(+)  Vscomp = - Vcc 
V1(-) < V2(+)  Vscomp = + Vcc 
 
Para o circuitocom a alimentação aplicada como mostrado no circuito acima, poderemos 
ter um comparador com as seguintes posslbilidades: 
V1(-) ≥ V2(+)  Vscomp = 0 V  Nível Lógico baixo "0" 
V1(-) < V2(+)  Vscomp = + Vcc  Nível Lógico alto "1" 
 
8.2.3. Circuitos Conversores A / D 
 
 
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Conversor A/D de Rampa Digital: 
 
Diagrama temporal dos sinais: 
 
Precisão e Resolução nos Conversores A/D: 
Como Vax se comporta como função escada, existe um erro definido por (Vax – Va) 
denominado erro de quantização. 
O erro de quantização pode ser no máximo o tamanho do degrau ou a resolução do 
conversor D/A. Erro de quantização = +1 LSB. 
A resolução do conversor D/A interno caracteriza portanto a resolução do conversor A/D. 
A precisão dos conversores A/D também depende da qualidade dos componentes 
internos, tensão de referencia e assim por diante. 
 
Tempo de Conversão: 
O tempo de conversão de um conversor tipo rampa depende de Va, o caso critico ocorre 
quando Va = Vfs. Neste caso: tc máx = (2N – 1) ciclos do clock . 
Define-se um tempo médio de operação como ½ tc máx. 
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Pode-se notar que para cada bit adicionado a resolução, o tempo de conversão dobra, 
portanto este tipo de conversor não é adequado a altas taxas de conversão com alta 
resolução. 
 
Exercícios Sobre Conversores A/D 
1) Baseado no esquema abaixo, com Freq clock = 1MHz; V transição = 0.1mV; FS 
conv D/A = 10mV; Resolução D/A = 10 bits. Pede-se: 
 
a) Determinar a saída digital para Va = 3,728V 
b) Tempo de conversão 
c) Resolução 
 
2) A partir de um conversor A/D de 8 bits, com entrada de FS = 2,55V e erro de 
fundo de escala = 0.1% FS, determinar o máximo erro de conversão. 
 
8.2.4. Conversores A/D 
Conversor a/d de rampa digital: 
 
Conversor A/D de rampa digital crescente e 
decrescente: 
Conversor rastreador 
Contagem crescente: quando Vax menor que Va 
Contagem decrescente: quando Vax maior que Va 
Baseado na conversão anterior 
Não é necessário zerar o contador 
Tempo de conversão não é constante 
 
 
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Conversor A / D de aproximações sucessivas: 
 
_ Um dos mais utilizados 
_ Ajusta o valor de bit a bit desde o LSB até o MSB 
_ Possui o tempo de conversão constante 
_ Vax é sempre menor que Va (ao contrário do conversor de rampa) 
_ Cada bit demora um ciclo de clock, portanto N bits: N ciclos de clock. 
 
Exemplo: Conversor de 4 bits, Vfs = 15 V, Ve = 10.4 V: 
 
 
 
 
 
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Conversor A/D de Flash 
_ Modelo mais rápido do mercado 
6 bits: 63 comparadores analógicos 
_ 10 bits: 1023 comparadores analógicos 
_ usualmente são de 2 a 9 bits (limitação de preço e de tamanho) 
não depende de clock - conversão contínua 
_ Tempo de conversão = tempo de propagação do sinal (15ns para 10 bits) 
_ É chamado de conversor A / D paralelo 
 
Conversor A/D de Rampa Dupla: 
• Tempo de conversão alto (10 a 100 ms) 
• Modelo barato pois não possui conversor D/A 
• Baseado em carga e descarga de capacitor 
 
Conversor A/D De Tensão / Frequência: 
• Utiliza um oscilador controlado a tensão linear (VCO) 
• Precisão de até 0.1% 
• Utilizado em transmissão de dados em ambientes ruidosos 
 
Conversor A/D De Modulação Sigma / Delta: 
 Sequência de bits: densidade de 0 / 1. 
 
 
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Aplicações 
• Aquisição de Dados 
 
 
OUTRAS APLICAÇÕES: 
_ Voltímetros Digitais 
_ Osciloscópios, DSP, Áudio digital... 
 
Circuitos Acessórios 
Circuitos de Sample and Hold (amostragem e retenção) 
 
Multiplexação 
 
 
Exercício Proposto: 
Projetar um Conversor A / D para leitura dos valores de temperatura de um 
pirômetro. Sabendo que ele opera com valores correntes variando entre 4 e 20 mA. 
A palavra binária de saída é uma palavra de 8 bits. Apresentar os circuitos usando 
REDE R-2R. 
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	Cap 1 – Circuitos Geradores de Sinais de sincronismo, Osciladores ou Multivibradores.
	Ioutmáx = 200 mA
	Tabela Funcional
	Cap 4 – Contadores Assíncronos