Flip Flops

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Capítulo 5 - Flip-Flops e Dispositivos Correlatos 
Introdução: 
Os circuitos considerados até o momento eram todos 
circuitos combinacionais, onde a saída é determinada pelos 
valores presentes nas entradas, independente dos valores 
anteriores. Os sistemas digitais são construídos usando tanto 
circuitos combinacionais como dispositivos de memória 
(circuitos seqüenciais). 
O mais importante dispositivo de memória é o flip-flop 
(abreviatura FF), construído a partir de combinação de portas 
lógicas combinacionais: 
 
 Saída normal 
 
Entradas 
 
 Saída invertida 
Q
 
FF 
 
Q
 
Um flip-flop é um dispositivo digital que possui duas saídas Q 
e Q , que estão sempre em estados opostos: 
¾ Se Q=1 e Q =0, o FF está no estado 1 ou estado ALTO ou 
ativado (estado SET). 
¾ Se Q=0 e Q =1, o FF está no estado 0 ou estado BAIXO ou 
desativado (estado RESET ou CLEAR). 
Existem diversos tipos de flip-flops e diferentes entradas de 
controle que determinam o estado da saída. O FF pode 
manter o estado de saída após os sinais de entrada, que 
produziram o estado atual, mudarem. Desse modo o FF pode 
armazenar uma informação de 1 bit. 
 
 
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5.1 Latch com Portas NAND 
SET CLEAR Saída 
1 1 Não muda 
0 1 Q = 1 
1 0 Q = 0 
0 0 Inválido 
 
Símbolo simplificado: 
 
 
 
 
5.2 Latch com Portas NOR 
SET CLEAR Saída 
0 0 Não muda 
1 0 Q = 1 
0 1 Q = 0 
1 1 Inválido 
 
Símbolo simplificado: 
 
 
 
 
Obs.: o estado inicial do latch, ao se ligar o circuito, é imprevisível. 
 
SET 
CLEAR 
ou 
RESET 
Q 
Q
S Q
 
FF 
 
C Q
SET 
CLEAR 
ou 
RESET 
Q 
Q
S Q
 
FF 
 
C Q
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5.4 Sinais de Clock e Flip-Flops Síncronos 
Os sistemas digitais podem operar síncrona ou 
assincronamente. Nos sistemas assíncronos, as saídas dos 
circuitos lógicos podem mudar de nível lógico, sempre que o 
nível de uma ou mais entradas mude. Nos sistemas 
síncronos, os instantes de tempo nos quais as saídas são 
alteradas são determinados por um sinal chamado clock: 
Transição positiva (subida) Transição negativa (descida) 
 
 
 
Flip-Flops Síncronos: 
O flip-flop síncrono pode possuir diferentes entradas de 
controle que deixam o FF pronto para mudar de estado, que 
irá ocorrer na transição do sinal de CLK. 
 Q 
 
 CLK 
 
 Q 
 Q 
 
 CLK 
 
 Q 
0
1 
 
 
 
 
Transição positiva (subida) Transição negativa (descida) 
Tempo de Setup e Tempo de Hold: 
 
Entradas de 
controle e 
síncronas 
 
Entrada 
de Clock 
 tS tH
 
 Tempo de setup Tempo de hold 
 
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5.5 Flip-Flop S-C Síncrono 
S C CLK Saída 
0 0 ↑ Não muda 
1 0 ↑ Q = 1 
0 1 ↑ Q = 0 
1 1 ↑ Ambíguo 
S Q 
 
 CLK 
 FF gatilha 
na transição 
positiva 
C Q 
 
S 
 
 
CLK CLK* 
 
C 
 Circuito-piloto 
Circuitos Detector de Transição: 
 CLK CLK 
 
 
CLK CLK 
CLK CLK 
CLK* CLK* 
 Retardo provocado pela porta NOT (~nanossegundos) 
Nota: Se implementado por portas individuais, é necessário de 3 a 5 inversores 
7404 para produzir um atraso suficiente. 
 
 
 
 
 
 
 
 
 
 
 LATCH COM NAND 
Q
Q 
SET
CLEAR
Detector de 
Transição 
CLK 
CLK* CLK CLK*
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5.6 Flip-Flop J-K Síncrono 
S C CLK Saída 
0 0 ↑ Q0 (não muda)
1 0 ↑ Q = 1 
0 1 ↑ Q = 0 
1 1 ↑ 
J Q 
 
 CLK 
 
K Q 
 (comuta) 0Q
 Q0 = estado anterior 
Se J = K = 1, o estado da saída muda a cada transição 
positiva do sinal de CLK, operando no modo comutado 
(toggle mode). 
Circuito interno do Flip-Flop J-K Gatilhado: 
 
 
 
 
 
 
 
 
 
 
 
 
LATCH COM NAND 
SET
CLEAR
Detector de 
Transição 
K 
CLK 
CLK* 
J 
Q 
Q
5.6 Flip-Flop D Síncrono 
D CLK Q 
0 ↑ 0 
1 ↑ 1 
D Q 
 
 
 CLK Q 
O Flip-Flop D possui apenas uma entrada síncrona D (data). 
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Implementação do Flip-Flop D: 
 
 
 
 
 
 
 
5.8 Latch D 
 
 
 
 
 
 
 
S Q
 
 CLK 
 
C Q
D 
CLK 
J Q
 
 CLK 
 
K Q
CLK
D
 
 Q 
Q
 
 
 
 
 
LATCH COM NAND 
D 
ENABLE 
(EN) 
SET
CLEAR
EN D Q 
0 X Qo (não muda)
1 0 0 
1 1 1 
 
 
 EN Q 
D Q 
 X = “tanto faz” 
 Qo = estado anterior 
O flip-flop D responde à entrada D somente na transição do 
sinal de clock. No latch D, a saída irá acompanhar a entrada 
D para EN = 1 (operação “transparente”) e a saída será fixa 
quando EN = 0. 
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5.9 Entradas Assíncronas 
As entradas S, C, J, K e D dos FF síncronos, chamadas de 
entradas de controle, também são denominadas de entradas 
síncronas, em função de seu efeito ser sincronizado com o 
sinal de clock. 
Muitos FFs possuem entradas assíncronas, que operam 
independentes das entradas síncronas e da entrada de clock, 
e são usados para levar o FF a um determinado estado 
passando por cima das demais entradas: 
DC 
SET 
DC 
CLEAR
Resposta do FF 
1 1 Operação síncrona*
0 1 Q = 1 
1 0 Q = 0 
0 0 Não usado 
 
J DC Q 
SET 
 CLK 
DC 
K CLEAR Q 
Designações para as Entradas Assíncronas: 
Entrada Assíncrona SET Entrada Assíncrona CLEAR 
DC SET 
PRESET (PRE) 
SET 
SD (set direto) 
DC CLEAR 
CLEAR (CLR) 
RESET 
CD (clear direto) 
 
Quando as entradas assíncronas forem ativas-BAIXO, utiliza-
se uma barra sobre o nome da entrada para mostrar sua 
característica de ativa-BAIXO: PRE , CLR 
 
 
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5.10 Símbolos IEEE/ANSI 
A simbologia IEEE/ANSI utiliza a letra “C” para qualquer 
entrada que mantenha o controle do dispositivo, como a 
entrada clock ou enable: 
Latch D: 
 7475 
 
 
 
 
 
 
 
Observe que no CI TTL 7475, as entradas enable C1 e C2 
estão conectadas internamente, usando um único pino do CI. 
 
Flip-flops J-K gatilhado na transição de subida: 
 
 74LS112 
 
 
 
 
 
 
 
 
D 
 
 
C 
1 Q
1Q 
ENABLE 
1D 
C1ENABLE
1D 
2 Q
2Q C2 
2D2D 
3 Q
3Q 3D 
C3ENABLE
3D 
4 Q
4Q C4 
D4
Q 
4D 
Q 
PRE
J S 
 C 
 
K R S 
2J 
 C2 
2K 
R 
S 
1J 
 C1 
1K 
R 
1Q 
Q
CLK 
1 Q
Q 2Q 
CLR
2 Q
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5.11 Considerações Sobre Temporização de Flip-Flops 
ƒ Tempos de Setup (tS) e Hold (tH): 
 
Entradas de 
controle e 
síncronas 
 
Entrada 
de Clock 
 tS tH
 
ƒ Retardos de propagação: 
 
CLK CLK 
 
 
Q Q 
 
tPLH tPHL
ƒ Frequência máxima de Clock, fmax. 
ƒ Tempos de duração dos pulsos ALTO e BAIXO do Clock: 
 1 
CLOCK 
 0 
 tW(H) tW(L) 
ƒ Largura de um pulso assíncrono ativo: 
 1 
PRE ou CLR 
 0 
 tW(L) 
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ƒ Tempos de transição do Clock (característico da família 
lógica): 50ns, TTL e 200ns, CMOS. 
Valores de parâmetros de FFs (em nanosegundos): 
 TTL CMOS 
 7474 74LS112 4013B 74HC112
ts 20 20 60 25 
tH 5 0 0 0 
tPLH de CLK para Q 40 24 200 31 
tPHL de CLK para Q 25 16 200 31 
tPLH de CLR para Q 40 24 225 41 
tPHL de PRE para Q 25 16 225 41 
tW(L) de CLOCK 37 15 100 25 
tW(H) de CLOCK 30 20 100 25 
tW(L) emPREou CLR 30 15 60 25 
fMAX do CLOCK (MHz) 15 30 5 20 
 
5.13 Problemas de Temporização de Circuitos com Flip-Flops 
 
 1 CLK 
 
 Q1=J2
 1 Q2
 
 ↑ 
 tPLH de Q2
Q2 responderá adequadamente ao nível lógico presente em Q1 antes 
da transição negativa do clock, desde que tH referente a Q2 seja menor 
que o retardo de propagação de Q1. 
J1 Q1
 
 CLK 
 
K1 Q 1 
J2 Q2
 
 CLK 
 
K2 Q 2
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5.13 Flip-Flop Mestre-Escravo 
Antes do desenvolvimento de FF’s gatilhados pela transição com 
tempos de hold nulos ou muito pequenos, os problemas de 
temporização eram resolvidos com FF’s chamados mestre-escravo 
(master-slave). Os FF’s mestre-escravo são compostos por dois FF’s. 
Na transição positiva do clock os níveis das entradas de controle (D, J, 
K) são usado para determinar a saída do FF mestre. Na transição 
negativa do clock o estado do mestre é transferido para o FF escravo. 
O FF mestre-escravo funciona como se fosse um FF gatilhado na 
transição negativa do clock. No FF mestre-escravo padrão as entrada 
de controle devem permanecer estáveis enquando o sinal de clock 
estiver no nível alto. Esse problema foi resolvido com os FF’s mestre-
escravo com lockout de dados. 
Flip-Flop D Mestre-Escravo (se D = Q → Filp-Flop T (toggle)): 
 
 
Q 
 
 
 
 
 
 
 
Clock Mestre 
 D 
 Q’ 
Clock Escravo 
 Q 
 
Os FFs mestre escravo se tornaram obsoletos mas ainda são 
encontrados na forma padrão (7473, 7476 e 74107) e na versão com 
lockout de dados (74110 e 7411). As novas tecnologias (74LS, 74AS, 
74ALS, 74HC, 74HCT) não incluem FF’s mestre-escravo. 
Q
D 
Q’
Q ’
Mestre Escravo 
Clock 
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5.17 Armazenamento e Transferência de Informações 
A maior utilização dos FF’s é no armazenamento de informações. As 
informações representadas por códigos binários são armazenadas em 
grupos de FF’s, denominados registradores. A operação mais 
freqüente com as informações em registradores é a transferência. 
Transferência síncrona de informações: 
 
 
 
 
 
TRANSFER 
 
 
 
 
 
TRANSFER 
Transferência de informações assíncrona: 
 
 
 
 
 
 
 
 Habilitação de 
 Transferência 
 
A transferência de informações entre registradores pode ser feita em 
paralelo ou em série. 
S A 
 
 CLK 
 
C A 
S B
 
 CLK 
 
C B
J A 
 
 CLK 
 
K A 
J B
 
 CLK 
 
K B 
D A 
 
 CLK 
 
 A 
D B 
 
 CLK 
 
 B 
J PRE B 
 
 CLK 
 
K CLR B
J A 
 
 CLK 
 
K A 
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5.18 Registradores de Deslocamento 
Um registrador de deslocamento é um grupo de FF’s, ligados 
de tal forma que os valores binários armazenados sejam 
deslocados de um FF para o outro, a cada ocorrência do 
pulso de clock: 
 
 
 
 
 
 
J3 Q3
 
 CLK 
 
K3 Q 3 
J2 Q2
 
 CLK 
 
K2 Q 2
DATA IN 
J1 Q1
 
 CLK 
 
K1 Q 1
J0 Q0
 
 CLK 
 
K0 Q 0
A cada pulso de clock, cada FF assume o valor do FF à 
esquerda, imediatamente antes da transição, e Q3 assume o 
valor da entrada DATA IN. 
Ex: Transferência serial do valor binário 1101 
CLK 
DATA IN 1 0 1 1 
 Q3 1 
 Q2 1 
 Q1 0 
 Q0 1 
Nota: os registradores de deslocamento devem ser implementados por 
FF’s gatilhados na transição, que possuam tH menor que o tempo de 
retardo de propagação entre o clock e a saída, condição que é 
satisfeita na maioria dos FF’s modernos. 
Na transferência paralela, toda informação é transmitida 
simultaneamente na ocorrência de um único pulso de clock. 
Na transmissão serial são necessários N pulsos de clock para 
transmitir N bits. 
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5.19 Divisão e Contagem de Freqüência 
 
 
 1 1 1 
 
 
 1 1 1 
 
 Pulso de clock 
 1 2 3 4 5 6 7 8 9 10 11 12 
CLK 
 Q0 
 Q1 
 Q2 
 
Diagrama de Transição de Estados: 
Cada círculo representa 
um dos possíveis 
estados. 
Cada seta representa a 
ocorrência de um 
pulso de clock. 
 
 
 
O diagrama de transição de estados será usado para 
descrever, analisar e projetar contadores e outros circuitos 
seqüenciais. 
J2 Q2
 
 CLK 
 
K2 Q 2 
J1 Q1
 
 CLK 
 
K1 Q 1
J0 Q0
 
 CLK 
 
K0 Q 0 
101 011 
111 001 
110 
100 
010 
000 
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5.21 Dispositivos Schmitt-Trigger 
Se os tempos de transição forem muito grandes, a saída de 
um dispositivo lógico comum pode oscilar ou mudar de 
estado erraticamente. Um dispositivo lógico com entrada 
Schmitt-trigger produzirá uma saída limpa, com transição 
rápida (da ordem de 10ns): 
Porta NOT padrão Not Schmitt-trigger 
 
∫ ∫ 
 
 VT+
 VT-
 
 
 
No dispositivo Schmitt-trigger a saída muda para nível alto 
quando a tensão de entrada é maior que a tensão de 
threshold VT+ e muda para nível baixo quando a tensão de 
entrada é menor que VT-. Exemplo de dispositivos Schmitt-
trigger: 7414 (6 NOT) e 7413 (2 NAND de 4 entradas). 
5.22 Multivibradores Monoestáveis 
Os multivibradores monoestáveis (MM), assim como os FFs, possuem 
duas saídas, Q e Q , mas, ao contrários dos FFs, possui apenas um 
estado estável, normalmente Q = 0. Ao ser gatilhado, a saída muda 
de estado por um período de tempo fixo tp, determinado por uma 
constante RC em função de um resistor e um capacitor externo ao 
circuito. Este estado é denominado estado quase-estável. Após o 
tempo tp, a saída retorna para seu estado quiescente. 
Existem dois tipos de MM na forma de CI: não-regatilhável e 
regatilhável. 
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 Saída normalmente Estado Estável 
Entrada BAIXO Q = 0 e Q = 1 
de gatilho 
 Saída normalmente Estado quase-
 ALTO estável 
 Q = 1 e Q = 0 
 RT CT 
 
 
T 
 
 
Q MM não-regatilhável 
 
 
 
Q MM regatilhável 
 Q 
 T MM 
 Q 
 0 1 2 3 4 5 6 7 8 9 
 
Dispositivos disponíveis no mercado: 
MM não-regatilhável: 74121 e 74221 (duplo) 
MM regatilhável: 74122 e 74123 (duplo) 
 
74121: 
≥1 & 1 
 
 
 
RI 
CX 
RX/CX 
∫∫ 
 RINT REXT/CEXT 
 
 
A1 
A2 
 
 B 
 Q
 T 
 Q
∫ ∫ 
 
 
 CEXT 
 X indica conexão não lógica 
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5.23 Análise de Circuitos Seqüenciais 
Procedimento para analisar circuitos seqüenciais: 
1. Examine o diagrama do circuito a procura de estruturas 
conhecidas como contadores e registradores. 
2. Determine os níveis lógicos nas entradas dos FF’s antes 
da incidência do primeiro pulso de clock. 
3. Use estes níveis para determinar o comportamento dos 
FF’sapós a incidência do primeiro pulso de clock. 
4. Repita os passos 2 e 3 para cada pulso de clock 
subseqüente. 
Exemplo 5.17 
 
 
 1 1 1 
 
 
 1 1 
 
 
 
 1 
 
 
 
 
 
 RT CT 
 tp=3,5ms 
 
 
 
 
J X 
 
 CLK 
 
K X 
J Y
 
 CLK 
 
K Y
J Z 
 
 CLK 
 
K Z 
Clock de 1KHz
 Q
 T MM 
 Q
D W
 
 CLK W
Entradas vinda X 
dos FF’s Y 
Z 
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5.24 Multivibrador Astável 
Os flip-flops possuem dois estados estáveis e por isso também são 
conhecidos como multivibradores biestáveis. Já os multivibradores 
monoestáveis recebem essa denominação por possuírem apenas um 
estado estável. Existe também um tipo de multivibrador que não 
possui nenhum estado estável, sendo conhecido como multivibrador 
astável ou free-running. O multivibrador astável é bastante utilizado 
para gerar o sinal de clock para os circuitos síncronos. 
Oscilador Schmitt-Trigger 
 
 +5v 
 
 R 14 
 1 2 4V 
 VOUT 0V 
 7 
 C 7414 ⇒ Frequência ≈ 0,8/RC (R≤ 500Ω) 
 74LS14 ⇒ Frequência ≈ 0,8/RC (R≤ 2KΩ) 
 74HC14 ⇒ Frequência ≈ 1,2/RC (R≤ 10MΩ) 
C≥ 100pF 
CI Temporizador 555 como um Multivibrador Astável 
 +5V 
 T 
 4 8 
RA 
 7 3 SAÍDA 
 
RB tB 1 
 t2
 6 
 2 
 
C 5 
 
 1 0,01μF 
∫ ∫ 
 
 
 
 
Temporizador 
555 
5V 
0V 
t1 = 0,693RBC B
t2 = 0,693(RA+RB)C B
T = t1 + t2
Frequência = 1/T 
RA ≥ 1KΩ 
RA + RB ≤ 6,6MΩ B
C ≥ 600pF 
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	Capítulo 5 - Flip-Flops e Dispositivos Correlatos