Circuitos Digitais - Flip Flops e Registradores - Parte b

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Capítulo 5: Flip-flops e Registradores
‰ Circuitos Sequenciais
o Circuitos simples com realimentação
o Latches
o Flip-flops Edge-triggered (disparados pela borda)
‰Metodologias de Temporização
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 1
g p
o Flip-flops em cascata
o Clock skew (deformação)
‰ Entradas Assíncronas
o Metaestabilidade e sincronização
‰ Registradores Básicos
o Registradores de Deslocamento
Circuitos Sequenciais
‰ Circuitos com realimentação
o Saídas = f(entradas, entradas passadas, saídas passadas)
o Base para a introdução de “memória” em circuitos lógicos
o Exemplo: tranca digital com combinação
- Estado é memória
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 2
C1 C2 C3
comparator
value
equal
multiplexer
reset
open/closed
new equal
mux 
control
clock
comb. logic
state
- Estado é uma “saída" e uma “entrada" para a lógica combinacional
- Elementos de armazenamento da combinação são tb. memória
X1 Z1
Circuitos com Realimentação
‰ Como controlar a realimentação?
o O que interrompe valores de circularem indefinidamente?
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 3
X2
•
•
•
Xn
switching
network
Z1
Z2
•
•
•
Zn
"1"
"stored value"
Circuito mais simples com Realimentação
‰ Dois inversores formam célula estática de memória
o Valor é mantido enquanto a alimentação for mantida
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 4
“lembre"
“carregue"
"data" “valor armazenado"
"0"
stored value
‰ Como inserir um novo valor na célula de memória?
o Interromper seletivamente o caminho de realimentação
o Carregar novo valor na célula
R Q
R
Q
Memórias com Portas com Acoplamento 
Cruzado
‰ Memória com portas NOR “Cross-coupled”
o Similar ao par inversor, com capacidade de forçar a saída para 0 
(reset=1) ou 1 (set=1)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 5
S Q'
S
R'
S'
Q
Q
Q'
S'
R'
‰ Memória com portas NAND “Cross-coupled” 
o Similar ao par inversor, com capacidade de forçar a saída para 0 
(reset=0) ou 1 (set=0)
Comportamento no Tempo
R
S
Q
Q'
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 6
Reset Hold Set SetReset Race
R
S
Q
\Q
100
S R Q
0 0 hold
0 1 0
Comportamento de Estados do latch R-S
‰ Tabela verdade do comportamento do latch RS
Q Q'
0 1
Q Q'
1 0
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 7
0 1 0
1 0 1
1 1 unstable
Q Q'
0 0
Q Q'
1 1
Comportamento Teórico do Latch RS
Q Q'
0 1
Q Q'
1 0
SR=10
SR=01
SR=00
SR=10
SR=00
SR=01
SR=01 SR=10
SR 11
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 8
‰ Diagrama de Estados
o Estados: possíveis valores
o Transições: mudanças 
baseadas nas entradas
Q Q'
0 0
Q Q'
1 1
SR=00
SR=11SR=00
SR=11 SR=11
SR=10SR=01 
SR=11
Possível oscilação entre os
estados 00 e 11
Comportamento Observado do Latch RS
‰Muito difícil se observar a saída do estado 1-1
o Normalmente ou R ou S muda primeiro
‰ Retorno ambíguo ao estado 0-1 ou 1-0
o Transição não-determinística
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 9
SR=00SR=00 
Q Q'
0 1
Q Q'
1 0
Q Q'
0 0
SR=10
SR=01
SR=00
SR=10
SR=00
SR=01
SR=11 SR=11
SR=01 SR=10
SR=11
Q(t+∆)
R
S
Q(t)
Análise do Latch RS
‰ Desfazer o caminho de realimentação
R
S
Q
Q'
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S R Q(t) Q(t+∆)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
Mantém estado
reset
set
Não permitida Equação característica
Q(t+∆) = S + R’ Q(t)
0 0
1 0
X 1
X 1Q(t)
R
S
enable'
S'
Q'
Q
R' R
S
Latch RS com Entrada de Sincronismo
‰ “enable” controla 
quando as entradas R 
and S são apresenta-
das ao latch 
o Variações em R e S 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 11
ç
enquanto “enable” = 0 
podem alterar as 
saídas Set Reset
S'
R'
enable'
Q
Q'
100
Clock (Relógio)
‰ Utilizado para sincronismo
o Esperar o suficiente para que as entradas (R' e S') se 
estabilizem
o Então permitir que elas atuem no valor armazenado
‰ Um “clock” é um sinal periódico normal
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 12
period
duty cycle (in this case, 50%)
‰ Um clock é um sinal periódico normal
o Período (tempo entre “ticks”)
o Duty-cycle (tempo em que o clock = ‘1’ - expresso em % do 
período)
Clock (continuação)
‰ Controlando um latch R-S através de um clock
o Não se deve permitir que R ou S se alterem enquanto o clock 
está ativo (permitindo que R ou S atuem nas saídas)
o Sinais R’ e S’ precisam estar estáveis enquanto o clock está 
ativo 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 13
clock
R' and S'
changing stable changing stablestable
clock'
S'
Q'
Q
R' R
S
Latches em Cascata
‰ Conecte a saída de um latch à entrada de outro
‰ Como impedir a condição “race” de acontecer?
o Necessidade de controlar o fluxo de dados de um latch para o 
próximo
o Avançar de um latch por período de clock
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 14
clock
R
S Q
Q' R
S Q
Q'R
S
o Avançar de um latch por período de clock
o Preocupação com lógica entre latches (arrows) que seja muito 
rápida
Estrutura Master-Slave
‰Quebra o fluxo alternando clocks
o Usa clock positivo para armazenar as entradas em um latch
o Usa clock negativo para mudar as saídas de outro latch R-S
‰ O par deve ser visto como uma unidade básica
o Flip flop master slave (mestre escravo)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 15
o Flip-flop master-slave (mestre-escravo)
o Saídas mudam uns poucos retardos de porta depois do “falling 
edge” (borda de descida) do clock
Estágio mestre Estágio escravo
P
P'
CLK
R
S Q
Q' R
S Q
Q'R
S
O Problema da ‘captura de 1s’
‰ No primeiro estágio R-S do FF master-slave
o Um “glitch” (transição rápida) 0-1-0 em R ou S enquanto o 
clock está em ‘1’ é ‘capturado’ pelo estágio mestre
o Implica em restrições na lógica em ser “hazard-free”
Estágio mestre Estágio escravo
P'
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 16
Set
1s 
catch
S
R
CLK
P
P'
Q
Q'
Reset
Saídas do
Mestre
Saídas do
Escravo
P
P'
CLK
R
S Q
Q' R
S Q
Q'R
S
O Flip-Flop JK
‰ Elimina a condição instável (R=1; S=1) do flip-flop RS
J K Clock Q(t+1)
X X 0 Q(t)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 17
0 0 1 Q(t)
0 1 1 0
1 0 1 1
1 1 1 Q(t)’
Equação característica:
Q(t+1) = K’.Q(t) + J.Q(t)’ 
“Toggle”
O flip-flop JK (continuação)
Largura de pulso deve
permitir apenas uma
mudança na saída!
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 18
O Flip-Flop D
‰ S e R são o complemento um do outro
o Elimina o problema da captura de 1s
o Não pode simplemente manter o valor anterior (necessita ter 
o novo valor pronto a cada período de clock)
o Valor de D imediatamente antes do clock ir para ‘0’ é 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 19
10 gates
armazenado no flip-flop
o Se pode construir um flip-flop R-S adicionando lógica para 
fazer D = S + R' Q
D Q
Q'
master stage slave stage
P
P'
CLK
R
S Q
Q' R
S Q
Q'
0
D’ D
Flip-flop D, negative edge-triggered 
(disparado pela borda negativa)
mantem D' quando
O clock vai a ‘0’
Flip-flops Edge-Triggered (Disparados 
pela Borda)
‰ Solução mais eficiente: somente 6 portas
o Sensível à entrada somente próximo à borda do clock
Circuitos Digitais– 02/02 – Prof. Márcio Brandão – Slide 20
Q
D
Clk=1
R
S
0
D’
0
Q’
( p p g )
4-5 retardos de portas
Precisa obedecer às restrições
dos tempos de “set-up” e “ hold”
para capturar 
Equação característica:
Q(t+1) = D(t)
mantem D quando
o clock vai a ‘0’
R
D’
D’ D
Flip-flops Edge-Triggered (continuação)
‰ Análise Passo-a-passo
R
D’
D’ D
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 21
Q
D
Clk=0
R
S
D
D’
Quando o clock vai de ‘1’ para ‘0’
O dado é armazenado Quando o clock = ‘0’
O dado é mantido
Q
novo D
Clk=0
R
S
D
D’
novo D ≠ antigo D
Flip-Flops Edge-triggered (continuação)
‰ Positive edge-triggered
o Entradas amostradas na borda de subida; saídas mudam após a 
borda de subida (do clock)
‰ Negative edge-triggered flip-flops
o Entradas amostradas na borda de descida; saídas mudam após a 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 22
positive edge-triggered FF
negative edge-triggered FF
D
CLK
Qpos
Qpos'
Qneg
Qneg'
100
o Entradas amostradas na borda de descida; saídas mudam após a 
borda de descida 
Flip-flops Edge-triggered (continuação)
‰ D-type positive edge-triggered flip-flop
D’
D mantem D’ quando o clock vai a ‘1’
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 23
0
1
1
D’
S’
R’
mantém D quando o clock vai a ‘1’
Flip-flops Edge-triggered (continuação)
1
D’
D
D’
D
S’
R’
’
Após a subida do clock:
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 24
D’
Símbolo
Metodologias de Temporização
‰ Regras para interconexão de componentes e clocks
o Garantem operação adequada do sistema quando observadas
‰ Abordagem depende dos blocos básicos utilizados para os 
elementos de memória
o Foco em sistemas com flip-flops edge-triggered
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 25
p p g gg
- Encontrados em dispositivos lógicos programáveis
o Muitos CI’s contém latches sensíveis a nível
‰ Regras básicas para uma temporização correta:
o (1) Entradas corretas, com relação ao tempo, devem ser 
fornecidas aos flip-flops
o (2) Não mais de uma mudança de estado de flip-flop por “clocking 
event”
Metodologias de Temporização (cont.)
‰ Definição de termos
o clock: evento periódico que provoca a mudança de estado do 
elemento de memória; (rising/falling edge, high/low level)
o setup time: tempo mínimo antes do “clocking event” que a 
entrada precisa estar estável (Tsu)
í é
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 26
Existe uma “janela” de tempo 
em torno do “clocking event” 
durante a qual a entrada precisa 
permanecer estável e inalterada 
para que seja reconhecida
clock
entrada
alterandoestável
entrada
clock
Tsu Th
clock
entrada D Q D Q
o hold time: tempo mínimo depois do “clocking event” até o qual 
a entrada precisa continuar estável (Th)
D Q
CLK
positive
edge-triggered
flip-flop
D
CLK
Comparação entre Latches e Flip-Flops
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 27
Comportamento é o mesmo a não ser que a entrada
mude enquanto o clock = ‘1’
flip flop
D Q
G
CLK
Latch transparente
(level-sensitive)
Qedge
Qlatch
Tipo Entradas são amostradas Saída é válida
unclocked sempre retardo a partir da mudança na entrada
latch
level-sensitive clock = ‘1’ retardo a partir da mudança na entrada
latch (Tsu/Th em torno do ou borda do clock (o que ocorrer por
Comparação entre Latches e Flip-Flops 
(continuação)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 28
( m ( q p
falling edge do clock) último)
master-slave clock = ‘1’ retardo a partir da transição negativa
flip-flop (Tsu/Th em torno do do clock
falling edge do clock)
negative Transição de ‘1’ para ‘0’ retardo a partir da transição negativa
edge-triggered no clock (Tsu/Th em tor- do clock
flip-flop no do falling edge)
Especificações de Tempo Típicas
‰ Positive edge-triggered D flip-flop
o Tempos de Setup e hold times
o Largura de clock mínima
o Retardos de propagação (0 para 1, 1 para 0, máximo e típico)
D Tsu Th
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 29
Todas as medidas são feitas a partir do “clocking event”, isto é, 
a partir da borda de subida do clock
Th
5ns
Tw 25ns
Tplh
25ns
13ns
Tphl
40ns
25ns
Tsu
20ns
D
CLK
Q
Tsu
20ns
Th
5ns
Flip-flops Edge-triggered em Cascata
‰ Shift register (Registrador de deslocamento)
o Novo valor entra no primeiro estágio
o Valor anterior do primeiro estágio entra no segundo estágio
o Consider setup/hold/retardo (retardo precisa ser > hold)
IN
Q0 Q1
D Q D Q OUT
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 30
IN
Q0
Q1
CLK
100CLK
IN D Q D Q OUT
Flip-flops Edge-triggered em Cascata 
(continuação)
‰ Porque isto funciona?
o Retardo de propagação excede os tempos de “hold”
o Largura do clock excede o tempo de “setup”
o Isto garante que o próximo estágio armazenará valor atual 
antes que ele mude para o novo valor
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 31
as restrições de temporização
garantem a operação
adequada dos componentes
em cascata
assume distribuição
instantânea do clock
Tsu
4ns
Tp
3ns
Th
2ns
In
Q0
Q1
CLK
Tsu
4ns
Tp
3ns
Th
2ns
Clock Skew
‰ O problema
o Comportamento correto assume que o próximo estado de 
todos os elementos de armazenamento é determinado por 
todos os elementos de armazenamento ao mesmo tempo
o Isto é difícil de ser obtido em sistemas de alta performance, 
já t l k h fli fl é á l 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 32
estado original: IN = 0, Q0 = 1, Q1 = 1
devido ao “skew”, o próximo estado se torna: Q0 = 0, Q1 = 0, e não Q0 = 0, Q1 = 1
CLK1 é uma versão
atrasada do CLK0
In
Q0
Q1
CLK0
CLK1
100
já que o tempo para o clock chegar no flip-flop é comparável 
aos retardos através da lógica
o Efeito do “skew” em flip-flops em cascata:
Sumário de Latches e Flip-Flops
‰ Desenvolvimento do flip-flop D
o Level-sensitive utilizado em circuitos integrados sob medida
- pode ser feito com 4 chaves
o Edge-triggered utilizado em dispositivos lógicos programáveis
o Boa escolha para registradores de armazenamento de dados
‰ Historicamente o flip-flop J-K foi mais popular do que atualmente
o Similar ao R S mas com 1 1 sendo usado para alterar (“toggle”) a saída 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 33
o Similar ao R-S mas com 1-1 sendo usado para alterar ( toggle ) a saída 
(complementar o estado)
o Função de entrada mais complexa: 
D = JQ' + K'Q
o Não é uma boa escolha para PALs/PLAs, já que necessita de 2 entradas
o Pode sempre ser implementado utilizando flip-flop D
‰ Entradas de Preset e clear são altamente desejáveis em flip-flops
o Utilizadas como inicialização de um sistema em um estado conhecido
Metaestabilidade e Entradas 
Assíncronas
‰ Circuitos síncronos com clock
o Entradas e estado amostrados, e saídas que se alteram, com relação
a um sinal de referência comum (chamado de clock)
o Ex: master/slave, edge-triggered
‰ Circuitos assíncronos
o Entradas, estado, e saídas amostrados ou que se alteram 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 34
q
independentemente de um sinal de referência comum 
(glitches/hazards são uma preocupação central)
o Ex: latch RS
‰ Entradas assíncronas de circuito síncronos
o Entradas podem mudar a qq momento (tempos de setup/hold podem 
não ser atendidos)
o Entradas síncronas são preferíveis
o Não podem ser evitadas em certas circunstâncias (ex: sinal de reset, 
“memory wait”, entrada do usuário)
logic 1
Falhade Sincronização
‰ Ocorre quando a entrada do Flip-flop muda próximo à 
borda do clock
o FF pode entrar num estado metaestável – nem 0 nem 1
o FF pode permanecer neste estado indefinidamente
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 35
probabilidade baixa, mas não nula, 
de que a saída do FF fique presa 
em um estágio intermediário
gráficos no osciloscópio demonstrando
falha de sincronização e eventual
decaimento ao estado permanente
logic 0 logic 1
logic 0
logic 1
Lidando com a Falha de Sincronização
‰ Probabilidade da falha não pode ser reduzida a 0, mas 
pode ser reduzida
o (1) desacelerar o clock do sistema: isto dá ao sincronizador 
mais tempo para entrar em um estado permanente; falha de 
sincronizacão se torna um grande problema para sistemas de 
lt l id d
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 36
D DQ Q
entrada
assíncrona
entrada
sincronizada
sistema síncrono
Clk
alta velocidade
o (2) usar no sincronizador a tecnologia lógica mais rápida 
possível
o (3) cascatear dois sincronizadores: isto efetivamente 
sincroniza duplamente
Lidando com Entradas Assíncronas
‰ Nunca permita que entradas assíncronas sejam 
conectadas a mais de um flip-flop
o Sincronize assim que possível e então trate a saída do 
sincronizador como sendo o sinal assíncrono
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 37
D Q
D Q
Q0
Clock
Clock
Q1
Entrada 
assíncrona D Q
D Q
Q0
Clock
Clock
Q1
Entrada 
assíncrona D Q
Sistema 
síncrono
Sincronizadorr
Lidando com Entradas Assíncronas 
(continuação)
‰ O que pode dar errado?
o Entrada muda muito perto da borda do clock (violando a 
restrição do tempo de setup)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 38
Entrada é assíncrona e 
está conectada a D0 e D1
um FF captura o sinal, 
e o outro não
estado inconsistente 
pode ser atingido!
Entrada
Q0
Q1
CLK
Características de Flip-Flops
‰ Reset (estabelece o estado em 0) – R
o Síncrono: Dnew = R' • Dold (quando a próxima borda do clock chegar)
o Assíncrono: não espera pelo clock; rápido porém perigoso
‰ Preset ou set (estebelece o estado em 1) – S (or sometimes P)
o Síncrono: Dnew = Dold + S (quando a próxima borda do clock chegar)
o Assíncrono: não espera pelo clock; rápido porém perigoso
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 39
o Assíncrono: não espera pelo clock; rápido porém perigoso
‰ Reset e Preset
o Dnew = R' • Dold + S (set-dominant)
o Dnew = R' • Dold + R'S (reset-dominant)
‰ Capacidade Seletiva de entrada (input enable/load) – LD or EN
o Multiplexer na entrada: Dnew = LD' • Q + LD • Dold
o Load pode ou não se sobrepor ao reset/set (normalmente R/S tem 
prioridade)
‰ Saídas complementares – Q e Q'
Registradores
‰ Coleção de flip-flops com controles e lógica similares
o Valores armazenados estão relacionados de alguma forma (ex: 
formam um valor binário)
o Compartilham linhas de clock, reset, e set
o Lógica similar em cada estágio
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 40
R S R S R S
D Q D Q D Q D Q
OUT1 OUT2 OUT3 OUT4
CLK
IN1 IN2 IN3 IN4
R S
"0"
‰ Exemplos
o Shift registers (registradores de deslocamento)
o Contadores
OUT1 OUT2 OUT3 OUT4
Registrador de Deslocamento
‰ Armazenam amostras da entrada
o ex: registrador de deslocamento de 4 bits
- armazenam os ultimos 4 valores em sequência
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 41
D Q D Q D Q D QIN
OUT1 OUT2 OUT3 OUT4
CLK
Registrador de Deslocamento Universal
‰ Armazena 4 valores
o Entradas seriais ou paralelas
o Saídas seriais ou paralelas
o Permite o deslocamento à esquerda ou à direita
o Desloca novos valores à esquerda ou à direita
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 42
clear estabelece o conteúdo do registrador
e da saída em 0
s1 e s0 determinam o tipo de deslocamento
s0 s1 function
0 0 mantém estado
0 1 deslocamento à direita
1 0 deslocamento à esquerda
1 1 carregue nova entrada
left_in
left_out
right_out
clear
right_in
output
input
s0
s1
clock
q
Nth célula
Q
p/ N-1th 
célula
para N+1th 
célula
Projeto do Registrador de Deslocamento 
Universal
‰ Considere um dos quatro flip-flops
o Próximo valor no próximo ciclo de clock:
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 43
s0 e s1
control mux0 1 2 3
D
CLK
CLEAR
Q[N-1]
(left)
Q[N+1]
(right)
Input[N]
célula
clear s0 s1 new value
1 – – 0
0 0 0 output
0 0 1 output value of FF to left (shift right)
0 1 0 output value of FF to right (shift left)
0 1 1 input
saídas paralelas
Aplicação de Registradores de 
Deslocamento
‰ Conversão paralelo-serial para transmissão serial
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 44
entradas paralelas
Transmissão serial
OUT
Reconhecedor de Padrões
‰ Função combinacional de amostras da entrada
o ex: reconhecendo o padrão 1001 em um único sinal de entrada
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 45
D Q D Q D Q D QIN
OUT1 OUT2 OUT3 OUT4
CLK
OUT1 OUT2 OUT3 OUT4
Contadores
‰ Sequencias através de um conjunto fixo de padrões
o Neste caso: 1000, 0100, 0010, 0001
o Um dos padrões é o estado inicial (usar load ou set/reset)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 46
D Q D Q D Q D QIN
CLK
D Q D Q D Q D QIN
OUT1 OUT2 OUT3 OUT4
CLK
‰ Contador Mobius (ou Johnson)
o In this case, 1000, 1100, 1110, 1111, 0111, 0011, 0001, 0000
Contador Binário
‰ Lógica entre os registradores (não somente um 
multiplexer)
o XOR decide quando um determinado bit deve ser “toggled”
o Sempre para o bit de mais baixa ordem; somente quando o 
primeiro bit é verdade para o segundo bit, e assim por diante
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 47
D Q D Q D Q D Q
OUT1 OUT2 OUT3 OUT4
CLK
"1"
Contador Binário Ascendente Síncrono de 
4-bits
‰ Componente padrão em muitas aplicações
o FF positive edge-triggered com entradas de load e clear
o Dado carregado das entradas paralelas D, C, B, A
o Entradas de Enable: precisam estar em 1 para contagem
o RCO: saída de ripple-carry utilizada para cascateamento
- ‘1’ quando o contador está em seu estado mais alto (1111)
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 48
EN
D
C
B
A
LOAD
CLK
CLR
RCO
QD
QC
QB
QA
(1) Low 4-bits = 1111
(2) RCO vai para 1
(3) High 4-bits
são incrementados
 quando o contador está em seu estado ma s alto ( )
- implementado usando uma porta AND
EN
D
C
B
A
LOAD
CLK
RCO
QD
QC
QB
QA
"1"
"0"
"1"
"1"
"0"
Contadores de Offset
‰ Contador de offset inicial -
uso do load síncrono
o ex: 0110, 0111, 1000, 1001, 1010, 
1011, 1100, 1101, 1111, 0110, . . .
‰ Contador de offset final -
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 49
EN
D
C
B
A
LOAD
CLK
CLR
RCO
QD
QC
QB
QA
"1"
"0"
"0"
"0"
"0"
"0" CLRcomparador para o valor 
final
o ex: 0000, 0001, 0010, ..., 1100, 
1101, 0000
‰ Combinações dos contadores 
acima (valores iniciais e 
finais)
Sumário – Lógica Sequencial
‰ Blocos fundamentais de circuitos com estado
o Latch e flip-flop
o Latch R-S; flip-flops R-S master/slave, D master/slave, D edge-triggered 
‰ Metodologias de Temporização
o Utilização de clocks
o Flip-flops em cascata funcionam porque o tempo de propagação excede o 
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 50
o Flip flops em cascata funcionam porque o tempo de propagação excede o 
tempo de hold
o Cuidade com o clock skew
‰ Entradas assíncronas e seus Perigos
o Falha no sincronizador: o que é e como minimizar seu impacto
‰ RegistradoresBásicos
o Registradores de Deslocamento
o Detetores de Padrões
o Contadores