TIPOS DE MEMÓRIA E SUAS APLICAÇÕES

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ATPS: Tipos de Memória e suas aplicações	
ATPS: motores de corrente alternada	
FACULDADE ANHANGUERA DE SÃO JOSÉ DOS CAMPOS
CURSO DE BACHARELADO EM ENGENHARIA ELÉTRICA
Claudio Licio Narcizo
RA:5220102554
claudio.licio@aedu.com
Cleverton Lopes linhares
RA:4200056616
cleverton.linhares@aedu.com
José Aparecido Ribeiro
RA:5669152832
joséaribeiro@aedu.com
Kleber Moura Pedro
RA: 3715612363
kleber.moura@aedu.com
Thiago Henrique Alves
RA: 1191429911
thiago.inf2007@aedu.com
Professor orientador:
Edmundo Rosa
Anhanguera Educacional
edmundo_sjc@hotmail.com
 TIPOS DE MEMÓRIA E SUAS APLICAÇÕES
Resumo
O desafio desta ATPS consiste na análise e descrição das memórias de tipo volatil e não volatil, onde serão analisadas as memórias do tipo ROM, PROM, EPROM, EEPROM e FLASH, assim como a análise de dispositivos lógicos programáveis, CI555 e os conversores Analógico – Digital (A/D) e Digital – Analógico (D/A).
Palavras-Chave: ROM, PROM, EPROM, EEPROM e FLASH.
abstract
The challenge of this ATPS is the analysis and description of the memories of volatile and non-volatile type, which shall describe the type memories ROM, PROM, EPROM, EEPROM and FLASH.
04ATPS: Motores de corrente alternada
Keywords: ROM, PROM, EPROM, EEPROM e FLASH, as well as analysis of programmable logic devices, and CI555 the Analog converters - Digital (A / D) and Digital - Analog (D / A).
ATPS: Bacharelado em Engenharia Elétrica – Turma 4º e 5º Semestres
Etapa 1
De acordo com o dicionário Michaelis a palavra volátil possui, em uma de suas definições, o seguinte: “Inconstante, mudável, pouco firme, volúvel”.
Ou seja, a memória com característica volátil indica que a mesma pode ser alterada e a memória com característica não volátil, indica que a mesma não pode ser alterada.
Como um exemplo prático, temos as memórias RAM e ROM. A memória RAM, quando isenta de energia, tem seus dados eliminados, já a memória ROM mantém os dados sem a necessidade de energia (BIOS de um computador).
Após uma pesquisa realizada sobre as memórias ROM, PROM, EPROM, EEPROM, foi possível elaborar um comparativo entre as mesmas, o qual é apresentado abaixo:
	ROM
	PROM
	EPROM
	EEPROM
	Não volátil
	Não volátil
	Não volátil
	Não volátil
	Somente Leitura
	Somente Leitura
	Somente Leitura
	Somente Leitura
	Regravação apenas por procedimentos especiais.
	Gravação de fábrica sem possibilidade de alteração futura.
	Permite regravação com luz ultravioleta
	Permite regravação com procedimentos elétricos.
	Indica um tipo de memória, onde algumas aplicações são citadas nas colunas ao lado.
	Não permite alteração nos dados.
	Necessário apagar todos os dados antes da regravação
	Necessário apagar todos os dados antes da regravação
Outro tipo de memória citada é a FLASH, a qual possui em seu encapsulamento um chip de memória do tipo EEPROM.
Embora existam dois tipos de memória Flash, a arquitetura interna delas é bem semelhante. Cada célula de memória segue basicamente o mesmo padrão, com dois transistores que representam o “Control Gate“, que é usado para ativar a célula e fazer a leitura dos dados, e o “Floating Gate“, que é onde são armazenadas as informações.
O Floating Gate fica exatamente entre duas camadas de óxido de silício, que por sua vez são carregadas negativamente. Isso impede que os elétrons armazenados no Floating Gate “escapem, isso faz com que as memórias Flash tenham a capacidade de armazenar dados sem a necessidade de alimentação elétrica por vários anos, até mesmo uma década. Veja uma representação de sua estrutura:
Um processo de programação grava os dados no Floating Gate, já que eles não passam de tensões elétricas. Isso acontece quando a corrente elétrica flui do “emissor” para o “coletor” e é aplicada uma tensão maior, de 12 volts, no Control Gate. Esta alta tensão serve para puxar os elétrons que estão fluindo do “emissor” para o “coletor”, para o Floating Gate, e uma vez lá, eles estarão presos para sempre, devido às duas camadas de óxido de silício Desta forma é só programar a célula e os dados poderão ser lidos inúmeras vezes por um longo período de tempo. 
Para regravar dados na célula, é preciso primeiro apagar os já existentes. Isso é feito aplicando-se uma corrente elétrica que flui do “emissor” para o Control Gate, essa corrente “limpa” o Floating Gate, eliminando qualquer carga elétrica ali armazenada. Isso faz com que a célula retorne ao seu estado original e então passe pelo mesmo de gravação de dados. A regravação só pode ser feita um número finito de vezes, de 10 a 100 mil vezes. 
Apesar de a Memória FLASH conter um chip EEPROM, esta apresenta diferenças quando comparada com a própria EEPROM, principalmente no que diz respeito ao método de gravação de dados.
Na EEPROM o método de gravação de dados dá se pelo uso de uma luz UV, onde os elétrons da célula são manipulados com aplicação localizada de um campo elétrico em cada célula. Isso apaga as células-alvo de uma EEPROM, que podem ser regravadas. EEPROMs são mudadas um byte de cada vez, o que as torna versáteis, mas lentas. Na realidade, chips de EEPROM são muito lentos para serem usados em muitos produtos que fazem rápidas mudanças nos dados armazenados.
Fabricantes responderam a essa limitação com a memória Flash, um tipo de EEPROM que usa uma fiação interna para apagar aplicando um campo elétrico em todo o circuito ou em uma seção pré-determinada do circuito, chamada de blocos. A memória Flash funciona muito mais rapidamente que as tradicionais EEPROMs porque grava os dados em blocos, geralmente de 512 bytes, em vez de 1 byte por vez.
Memória DRAM E SRAM
DRAM
Existem dois tipos básicos de memórias RAM. O mais barato e comum deles é a DRAM ou memória dinâmica de acesso aleatório. Nesse tipo, um transistor e um capacitor unem-se para formar uma célula de memória, que é responsável por um bit de dados. Enquanto o capacitor conserva o bit de informação, o transistor age como um controle, que permite ao chip ler o capacitor ou mudar seu estado.
A DRAM costuma ser uma memória mais lenta, pois passa por um processo de refrescamento dos dados, o que leva tempo e deixa a memória lenta.
SRAM
O segundo tipo é o SRAM ou, memória estática de acesso aleatório. Essa possui um circuito em uma forma conhecida como Flip-flop, que contém quatro ou seis transistores e fios. A vantagem desse tipo é que não há necessidade de ser atualizada. Sendo assim, é mais rápida que o primeiro tipo. No entanto, ocupa também bem mais espaço em um chip que uma célula de memória dinâmica. O que resulta na menor quantidade de memória que se pode ter por chip, fazendo da SRAM um componente bem mais caro.
Etapa 3
Principais diferenças entre CPLD e FPGA
 CPLDs tem um conjunto grande de interconexões continuas e predefinidas,enquanto o FPGA tem conexões segmentadas em tamanhos pequenos.
Os CPLDs normalmente tem um conjunto de arrays AND e OR lembrando muito os antigos PLAs, enquanto os FPGAs são arrays regulares de multiplexadores separados em colunas e linhas, o que aumenta a densidade lógica.
Funcionamento de um FPGA
Como funciona um FPGA
- Células lógicas
    Os FPGA's são construidos apartir de uma célula lógica basica. Um FPGA contém milhares de células lógicas. A célula lógica é basicamente composta de uma LUT (Small Look-up Table), um Flip-Flop tipo D e um Mux 2 para 1.
 
    A LUT é como se fosse uma pequena RAM que pode implementar qualquer função lógica. Geralmente ela tem poucas entradas (4 na figura acima), então por exemplo uma porta AND de 3 Entradas caberia nela e sobraria uma entrada livre ainda.
 
 
- Interconexão de células
   Cada célula lógica pode ser conectado a outras células através dos recursos de interconexão ( fios e mux que estão colocados em volta das células lógicas ). Cada célula pode fazer pouca coisa, mas várias delas conectadas podem realizar praticamente qualquer coisa.
 
- Células de Entrada e Saída (Células de IO)
   Os recursosde interconexão podem inclusive ir até os limites do FPGA onde estarão as células que fazem a conexão com o meio exterior do FPGA (Células de Entrada e Saída).
 
- Laços de rotas dedicadas => Correntes de transmissão
   Além dos recursos de interconexão, os FPGA's contém linhas dedicadas de alta velocidade para comunicação com células vizinhas. O tipo mais comum de linhas dedicadas são as Correntes de Tramissão. Essas Correntes de Tramissão permitem a criação eficiente de circuitos que realizam funções aritiméticas, por exemplo somadores ou contadores.
 
 
- RAM Interna (Memória de Acesso Aleatório Interna)
   O FPGA também contém blocos de RAM estática que pode ser usadas e controladas pelos elementos lógicos.
 
- Operação da RAM Interna
  Existem muitos parametros para o funcionamento da RAM Interna dos FPGA's. O parametro principal, é quantos agentes irão acessar a RAM simultaneamente.
Single Port Ram - Apenas um agente acessa a memória por vez.
Dual Port Ram ou Quad Port RAM - Dois ou Quatro agentes podem acessar a memória ram simultaneamente. Usado atualmente em placas de Video, onde é necessária uma memória onde a GPU possa gravar em clock elevado e a processador de saída de video possa ler em um clock mais baixo.
 
   Para saber quantos agentes podem acessar a RAM, basta contar o numero de endereços, e pontos de controle separados da RAM. Cada agente terá sua bus de endereço, dados e controle.
 
- Blockram vs RAM Distribuida
   Há dois tipos de RAM no FPGA: As Blockram's e RAM's Distribuidas. Geralmente o tamanho necessário para a função lógica determina qual será usada.
As grandes RAM são as Blockram's, as quais estão localizadas em regiões especificas do FPGA. Cada FPGA tem uma quantidade limitada de Blockram's, e caso você não use-as, você as perde. Elas não podem ser usadas pra nada além de RAM)
As pequenas RAM são as RAM's Distribuidas. As RAM's Distribuidas são baiscamente feitas do uso das células lógicas do FPGA. Elas podem ser colocadas virtualmente em qualquer lugar do FPGA sendo bem flexíveis. Porém não são eficientes em questão de área, pois uma célula lógica não consegue armazenar muito.
 
- Pinos do FPGA
   Os FPGAs costumam ter muitos pinos, mas geralmente são separados em duas categorias. Os Pinos do Usuário e Pinos Dedicados.
 
- Pinos do Usuário
   Os Pinos do usuário são geralmente chamados de IOs (Input and Output), I/Os, I/Os do usuário, ou qualquer coisa do tipo.
Geralmente você tem controle absoluto sobre eles. Eles podem ser programados como Entradas, Saídas, ou Pino Bi-direcional (Buffer de Três Estados - Tristate).
Cada pino de Entrada e Saída é conectado a uma Célula de Entrada e Saída (Visto anteriormente). As células de entrada e saída são alimentadas pela entrada VCCIO.
 
- Pinos Dedicados
   Os Pinos Dedicados são pré-fabricados com uma função especifica. Eles estão organizados em três sub-categorias:
Pinos de Energia
Pinos de Configuração: Usado para configurar o FPGA
Entradas dedicadas ou pinos de clock: Esses pinos estão ligados a uma grande rede interna no FPGA, fazendo-os ideal para alimentar clocks em circuitos grandes.
    Os pinos de energia são organizados em duas categorias, sendo elas Tensão do Núcleo (Core Voltage) e Tensão de IO (IO Voltage).
A Tensão do Núcleo geralmente vem com o título de VCC para Xilinx e VCCINT para Altera. É uma tensão fixa e depende do modelo de FPGA que você está usando.
A Tensão de IO geralmente vem com o título de VCCO para Xilinx e VCCIO para Altera. É usado para alimentar os blocos de Entrada e Saída (pinos) do FPGA. Essa tensão deve ser a mesma que os outros dispositivos conectados ao FPGA.
   Um FPGA tem muitos pinos VCCIO que geralmente são alimentados com a mesma tensão. Porém os novos FPGA's tem um conceito de Banco de IO do Usuário. São grupos separados de I/O cada um com sua alimentação VCCIO própria. Isso permite usar o FPGA como um tradutor de tensão, ou interface entre dispositivos que trabalham com tensões diferentes. Util para quando uma parte do seu circuito funciona a 5V e outra a 3.3V.
 
- Clocks e Linhas Globais
   Um circuito lógico de FPGA geralmente funciona sincronizadamente. Isso significa que o desenho funciona baseado num clock. A cada subida ou descida de clock faz os Flip-Flops mudarem de estado.
   Em um circuito síncrono, um mesmo clock deve ir para muitos flip-flops ao mesmo tempo. Isso pode causar problemas de atraso e também elétricos dentro o FPGA. Para isso funcionar bem, os fabricantes de FPGA fizeram uma linha interna chamada Roteamento Global ou Linhas Globais. Elas permitem uma distribuição eficiente do clock por todo FPGA com pouco atraso.
   Quando você insere um Clock em seu FPGA, você não deve usar nenhum pino do FPGA e sim um pino dedicado ao clock. Os software de FPGA já estão programados para o uso desses pinos dedicados de entrada e farão uso caso seja dado a opção.
 
- Domínios de Clock
    Um FPGA pode usar vários clocks para funcionar. Cada Clock forma um Domínio de Clock dentro do FPGA.
- Velocidade dos Domínios de Clock
    Para cada Domínio de Clock, o software do FPGA irá analizar todos os caminhos de flip-flop a flip-flop e te dará um relatório sobre as frequências máximas permitidas.
    Um Domínio de Clock pode funcionara 10MHz enquanto o outro funciona a 100MHz. Enquanto eles usem uma Linha Global, e o clock que você usar esteja abaixo dos limites dados pelo software, você não precisa se preocupar com atrasos internos do FPGA.
    Porém ainda há uma preocupação em relação ao atraso nas entradas e saída do FPGA. O software do FPGA irá te dar um relatório sobre isso.
 
- Sinais entre Domínios de Clock
   Caso você precise enviar uma informação entre domínios de clock diferentes, há considerações a serem feitas.
   Na maioria dos casos, o seus clocks não tem relação um com o outro. Logo você não poderá usar o sinal gerado em um para transmitir a informação para o outro. Fazendo isso você estará sujeito a perda de dados e falta de consistencia.
   Para isso é necessário algumas técnicas especiais, como o uso de sincronizadores (Simples) ou FIFOs (Mais complicados).
APLICAÇÕES DE FPGA’s 
         FPGAs podem ser utilizados na implementação de uma grande quantidade de funções lógicas, havendo uma certa limitação para o número de variáveis de entrada , como é o caso dos outros dispositivos existentes no mercado.
         As implementações consistem desde simples circuitos, como somadores, subtratores e acumuladores, até circuitos mais complexos, como filtros e DSPs.
         Dentre as aplicações mais simples, podemos também citar codificadores (como exemplo o codificador entre bcd e binário), decodificadores e somadores com carry look-ahead.
         Existem várias maneiras de se implementar somadores binários, subtratores e acumuladores em FPGA. Vários métodos oferecem diferentes características entre velocidade e tamanho.
         Uma técnica mais compacta, mas lenta, é a técnica bit-serial, que opera em um ou dois bits por ciclo de clock, gerando soma e carry. A soma é alimentada para um registrador de saída e o carry é armazenado e usado no próximo bit.
         O mais compacto circuito combinacional somador ou subtrator  (paralelo), consiste de cascatas de CLBs. Cada CLB implementa um somador completo, recebendo um bit de cada operando e um carry de entrada. o CLB gera a soma e um carry de saída. Uma função de 16 bits é complementada com 16 CLBs de atraso, e requer 16 CLBs.
         Para FPGAs que possuem geradores de funções com 5 entradas a adição pode ser feita de dois em dois bits. Cada conjunto de 3 CLBs pode operar dois bits de entrada de cada um dos operandos e um carry de entrada, gerando um carry de saída e os dois bits de saída da soma. Uma função de 16 bits requer 24 CLBs mas o operação é feita em 8 atrasos de CLB.
         Para uma operação mais rápida pode ser implementado o carry look-ahead que usa propagador de carry e gerador de carry para reduziro tempo de atraso. Usando esta técnica, uma adição de 16 bits pode ser feita em 5 atrasos de CLB, usando 30 CLBs.
         A forma mais rápida de implementar uma soma foi inventada por J. Sklansky e chamada de Algorítimo de Soma Condicional, e implementa uma soma de 16 bits com apenas 3 atrasos de CLB, usando 41 CLBs. 
Etapa 4
CONFIGURAÇÃO MONOESTÁVEL COM O CI 555
Na figura acima é apresentada a configuração monoestável com o CI 555.
No pino 2 foi colocado um resistor para garantir uma tensão maior do que 1/3 de Vcc, com isto o circuito encontra-se resetado, levando o transistor a saturação, impedindo a carga do capacitor e a saída permanece em nível zero.
O circuito permanecerá nesta situação até o momento em que acionamos a chave, jogando, portanto , nível zero no pino 2 e o comparador inferior irá realizar o set do circuito: levará a saída para nível lógico alto.
O transistor entrará no corte, liberando a carga do capacitor através dos resistores.Quando o capacitor atingir uma tensão superior a 2/3 de Vcc, o comparador superior realiza o reset do circuito (saída para nível lógico baixo).Ao mesmo tempo o transistor vai a saturação, fazendo que ocorra a descarga do capacitor.
O período de temporização deste circuito pode ser calculado através da seguinte expressão:
T=R.C. ln ( Vcc - Vi )
(Vcc - Vp)
Onde:
Vcc: tensão de alimentação do circuito.
Vi: tensão inicial do capacitor.
Vp: tensão de disparo do comparador.
Podemos , portanto, calcular o tempo que o capacitor leva para ir de 0V até 2/3 de Vcc:
T= R.C. ln (Vcc- 0)
(Vcc-2Vcc)
3
T= R.C. ln( 3) = R.C. 1,1
Na figura acima, temos algumas formas de onda para o multivibrador monoestável.
Neste circuito a duração do pulso de disparo negativo deve ser menor do que a duração do pulso de saída. O valor mínimo de R da temporização é de 1K e o máximo é de 3,4M para Vcc=5V e 10M para Vcc=15V. O valor mínimo do capacitor recomenda-se 500pF e o valor máximo depende da corrente de fuga admissível.
CONFIGURAÇÃO ASTÁVEL COM O CI 555
A figura acima, apresenta a configuração astável com o CI 555.
No instante inicial a tensão no capacitor é zero e isto faz o comparador ,responsável pelo set , atuar.Desta forma, a saída assume nível alto e o transistor interno vai ao corte , liberando a carga do capacitor, ligado ao pino 6 e 2, através dos resistores R1 e R2.
Quando a tensão no capacitor atingir um valor superior a 2/3 de Vcc , leva o comparador superior a resetar o circuito. A saída , portanto, assume nível lógico baixo e o transistor interno satura, permitindo a descarga do capacitor através do resistor R2.
Quando a tensão do capacitor ficar inferior a 1/3 de Vcc, o comparador inferior volta a ser acionado, levando a saída novamente para nível alto e cortando o transistor interno, possibilitando o capacitor começar a carregar novamente.
O nível lógico alto na saída é o tempo que o capacitor leva para ir de 1/3de Vcc até 2/3de Vcc (vide figura 6), logo, temos:
TH= (R1+R2).C.ln (Vcc-Vcc/3)
(Vcc-2Vcc/3)
TH= (R1 + R2).C .ln(2)
TH= (R1+R2).C.0,69
Na figura abaixo, temos as formas de onda no capacitor e na saída do CI (pino 3).
O nível lógico baixo é dado pelo tempo de descarga do capacitor de 2/3 de Vcc até 1/3 de Vcc( vide figura 7), logo temos:
TL= -R2.C. ln Vc
Vi
onde:
Vc= tensão final na descarga.
Vi= tensão inicial na descarga
TL= - R2.C.ln(Vcc/3)
2Vcc/3
TL= 0,69 .R2.C
O período total do astável é dado pelo somatório de TH com TL:
TT=0,69(R1+R2).C + 0,69R2.C = 0,69 (R1 + 2R2).C
A relação de ciclo de trabalho( duty cicle) é definida como a relação em que temos o nível lógico alto na saída e o período total da forma de onda.
D= TH/TT
 
Etapa 5
CONVERSOR D/A DE RESISTORES COM PESOS PONDERADOS
É o mais simples dos conversores D/A. Construído a partir de um circuito básico de resistores em paralelo controlado por corrente, onde a corrente é somada num ponto em comum, passando por um resistor de carga, criando assim uma saída analógica. Os valores dos resistores são distribuídos ponderadamente, de forma a Obter pesos de acordo com a numeração binária.
A numeração binário codificado decimal (BCD) usa quatro bits para representar números decimais de 0 a 9. O bit menos significativo (LSB) é expresso como (valor do bit x 20), o próximo bit como (valor do bit x 21), o terceiro como (valor do bit x 22), e o bit mais significativo (MSB) como (valor do bit x 23). Assim o peso de cada coluna da direita para a esquerda é 1, 2, 4 e 8.
Figura 2. Conversor D/A usando resistores com pesos ponderados
Nesta linha de raciocínio, num circuito conversor D/A que recebe um número BCD a ser convertido em analógico, o LSB deverá ser apresentado para um resistor de entrada com o maior valor de resistência do circuito, o segundo com a metade do LSB, o terceiro com um quarto do LSB e o MSB com um oitavo do LSB. A saída é então a soma das quatro voltagens atenuadas. Note que o maior valor de resistência refere-se ao LSB porque ele causa o menor fluxo de corrente resultante.
O resistor de carga (RL ) que é utilizado para criar a voltagem de saída (Va), que nada mais é, que uma diferença de potencial (ddp) intermediária, calculada entre o ponto onde as correntes são somadas (Va) e o terra.
A relação entre o valor de resistência de RL e de Req deve ser tal que RL esteja entre o valor médio e o menor valor de Req (1KW < RL > 500W). Isto deve-se ao fato de que a ddp sobre RL não deve ser nem muito maior nem muito menor que a ddp sobre Req.
A seguir apresenta-se um estudo onde é determinado a melhor relação entre RL e Req, baseado num exemplo de um conversor D/A para os seguintes valores de resistências:
R0= 8 K; R1= 4 K; R2= 2 K; R3= 1 K;
para RL foram testados cinco valores, são eles: 100  , 500  , 1 K , 2 K  e 15 K .
Figura 3. Diagrama esquemático do conversor ponderado
 
Para se encontrar o valor de Va, deve-se inicialmente encontrar o valor da resistência eqüivalente (Req) dos resistores em paralelo. É considerado apenas o valor das resistências que estão ligadas ao 5V, desta forma encontra-se 16 valores de Req, correspondentes as 16 possibilidades de entrada digital. Somando-se a resistência equivalente com a de carga (RL) obtém-se a resistência equivalente total do circuito.
A corrente total é obtida pela lei de Ohm (I = V / R), onde V = 5 Volts e R = Req+RL. Desta forma, ao obter-se a corrente total do circuito, que passa igualmente por Req e por RL, pode-se também, obter o valor correspondente a conversão da entrada digital, através da fórmula Va = RL * I.
A seguir é mostrado o gráfico resultante referente aos cinco valores de RL. O eixo X representa as entradas digitais e o eixo Y as possíveis saídas analógicas, proporcionais às entradas.
Figura 4. Gráfico Entrada Digital x Saída Analógica
Conclusão: para um valor muito baixo de RL a ddp sobre Req é dominante, provocando uma faixa de valores para Va muito pequena, já para o inverso a ddp sobre RL é excess ivamente dominante. No caso onde é utilizado um valor médio, obtém-se um gráfico mais linear aproximando-se da idealidade.
Freqüentemente é utilizado um amplificador operacional na saída analógica, projetado para atingir os níveis de tensão e corrente desejados.
Utilizando-se esta configuração, o resistor de carga é substituído pelo circuito de amplificação, onde, o Rf tem o mesmo valor que o menor resistor ( neste exemplo: Rf = R3)< /P>
A voltagem de saída é dada por:
Figura 5. Conversor D/A de 4 bits
 CONVERSOR D/A TIPO ESCADA R-2R
Neste conversor, como no anterior, cada chave ligada produz uma contribuição de corrente fornecida para o amplificador operacional, contribuições tais que possuem pesos ponderados de acordo com sua posi&ccedi l;ão binária. A faixa de tolerância baixa é o fator mais importante do circuito, sendo que o valor absoluto dos resistores não é relevante.
Em qualquer nodo da escada, olhando para esquerda, para a direita ou baixo (chave), a resistência é de 2R. Portanto, a corrente se divide igualmente para esquerda, direita e parana direção das chaves.
Considerando o nodo N-1 e assumindo que o MSB está ligado, a voltagem no nodo será -Vref/3. Dado que a resistência equivalente do circuito é sempre de 2R, o ganho do amplificador operacional () será de -3/2. Assim .
Similarmente se o segundo MSB está ligado, Va = Vref/4, para o terceiro MSB, Va = Vref/8 e assim por diante.
Figura 6. Conversor D/A usando circuito R-2R
CONVERSOR A/D RAMPA TIPO CONTADOR
Na figura abaixo é apresentado o diagrama de blocos de um conversor rampa tipo contador. A linha "clear" é utilizada para inicializar o contador com 0 (zero). O contador grava na forma binária o número de pul sos provenientes do "clock".
Figura 8. Conversor A/D contador-rampa
Visto que o número destes pulsos contados aumentam linearmente com o tempo, a palavra binária representando a contagem, é utilizada como entrada do conversor D/A cuja saída analógica é mostrada no gráfico abaixo.
Figura 9. Forma de onda do conversor contador-rampa
Enquanto a relação Ve > Vd for verdadeira, a saída do comparador é alta, habilitando a entrada dos pulsos de relógio (clock) até o contador. Quando Vd > Ve a saída do comparador se torna baixa, e a porta E é desabilitada. Assim a contagem é interrompida no exato instante que Ve = Vd. Neste instante pode ser lida saída do contador, uma palavra digital representando a voltagem recebida na entrada do conversor.
Para um sistema de N bits o tempo de conversão é, no pior caso, de 2N pulsos.
CONVERSOR A/D POR APROXIMAÇÃO SUCESSIVA
Conversores A/D por aproximação sucessiva são os mais comuns entre os conversores A/D, permitem uma conversão rápida, proporcionando uma gama de 100.000 ou mais conversões por segundo [TRI86].
Na técnica de aproximação sucessiva, é utilizada um algoritmo para converter a entrada analógica em digital. Este algoritmo consiste em ajustar o MSB para 1 e todos os outros bits para 0. O comparador compara a saída do conversor D/A (Vd) com o sinal da entrada analógica (Ve). Se Vd > Ve, o 1 é removido do MSB e enviado para o próximo bit mais significativo. Se Ve > Vd, o MSB permanece como 1 e o próximo bit mais significativo também recebe 1. Assim o 1 é deslocado e testado em cada bit do decodificador D/A até o final do processo, para obter o valor binário equivalente.
Figura 10. Fluxograma para conversão de um número de 3 bits
Um circuito comparador compara a entrada analógica com a saída de um conversor D/A controlado pela lógica conhecido como SAR ("Sucessive Approximation register), que é basicamente um registrador de deslocamen to. Sob o comando do relógio ("clock") o SAR é inicialmente colocado em zero. Assumindo uma entrada analógica (Ve) positiva, o registrador de deslocamento liga o primeiro bit (MSB). Se o comparador detecta que a saída D/A &eacu te; menor que a entrada, este bit é deslocado, caso contrário é desligado. Assim, sucessivamente o próximo bit é ligado, a palavra é comparada e mantido ou modificada de acordo com o resultado da comparaç&a tilde;o.
Figura 11. Conversor A/D aproximação sucessiva
Figura 12. Exemplo para a realização de um registro de aproximação sucessiva
E a seqüência continua até que o último bit (LSB) seja comparado e ajustado, após isto, o sinal convertido é validado o dispositivo que o espera pode recebê-lo.
Para um sistema de N bits, o tempo de conversão é de N períodos de relógio.
Conclusão
Com base nos dados estudados e pesquisa realizada, entendeu-se que existem diferentes tipos de memórias para diferentes aplicações, onde as variáveis implicam no tipo de memória a ser utilizado, e que as memórias são divididas em 2 grupos, sendo voláteis e não voláteis.
 Bibliografia 
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ATPS: Bacharelado em Engenharia Elétrica – Turma 4º e 5º Semestres 
ATPS: Bacharelado em Engenharia Elétrica – Turma 4º e 5º Semestres