Prova 2 (5) - OAC

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_. Universidade de Brasília
__ Departamento de Ciência da Computação
Disciplina: CIC 116394 - Organização e Arquitetura de Computadores - Turma A
Prof. Marcus Vinicius Lamar
2009/1
dO d1 / d2 d3 d4 d5 d6
Nome: Matrícula: DD/DDDDD----------------------------------------------------
Prova 2
1) (6.0) Na irnplementação do processador MIPS uniciclo desenvolvida durante o curso, várias instruções bastante úteis estão
ausentes. Mantendo a compatibilidade do código em linguagem de máquina à ISA MIPS:
l.1 )(2.5) Modifique adequadamente-ocaminho de dados do verso desta folha para implementar as seguintes instruções:
a)(0.5) jal LABEL . # PC=LABEL ; R[$ra]=PC+4
b)(0.5)jr$rs #PC=R[$rs]
c)(0.5) lui $rt,IMM # R[$rt]={IMM,16b'0} ; $rs=OxOO
d)(0.5) ori $rt,$rs,IMM # R[$rt]=R[$rs] or {16b'0,IMM}
e)(0.5) addi $rt,$rs,IMM #R[$rt]=R[$rs]+{ l6{IMM[15]},IMM}
1.2)(2.5) Uma das funções do Coprocessador O (System Control Coprocessor) no MIPS é o tratamento de exceções. No
tratamento da exceção simplificado visto em aula, o registrador EPC armazena o endereço da instrução que gerou a exceção e
o registrador CAUSE indica a causa da exceção, transferindo o controle para a rotina de tratamento de exceção.
A fim de incorporar estas funcionalidades no processador MIPS uniciclo desenvolvido em aula modifique o caminho de dados
no verso desta folha de modo a implementar:
f)(0.5) exceção overflow # EPC=PC; CAUSE=Ox30; PC=Ox00001000
g)(0.5) exceção instrução inválida # EPC=PC; CAUSE=Ox28; PC=OxOOOOl000
h)(0.5) syscall # EPC=PC; CAUSE=Ox20; PC=Ox00001000
i)(0.5) mfcO $rt,$rd # $rt=$rd (CAUSE=13, EPC=14, ... ); $rs=OxOO;
j)(O.5) eret # PC=EPC+4
OpcodelF unct=OxOO/OxOC
OpcodelF unct=Ox 1O/OxOO
OpcodelF unct=Ox 1O/Ox18
l.3)(l.0) Especifique os requerimentos da Unidade de Controle, isto é, defma todos os sinais de entrada e respectivos sinais
de saída, para a CPU completa (ISA com as instruções antigas vistas em aula e as novas de a) a jj).
2) (4.0) Considerando apenas os seguintes tempos de atraso das unidades operativas do caminho de dados de uma CPU MIPS:
Operação com aULA: 100ps
Leitura dos Bancos de Registradores: 80ps
Escrita nos Bancos de Registradores: 100ps
Leitura da memória: 120ps
Escrita na memória: 150ps
Com relação ao trecho de programa em assembly MIPS ao lado, onde os registradores
$aO = d5 e $a1=d6.
Considere que a rotina de tratamento de exceção print int consista sempre de 25
instruções tipo-R sem nenhum harzard, e que a rotina de exit consista de um branch (não
tomado) seguido de jump, sem hazards de dados. O comando syscall requer que os
argumentos necessários já estejam disponíveis no banco de registradores.
Responda as questões abaixo especificando como as instruções não implementadas em
aula (addi, jal, bne, jr, syscall) foram consideradas em cada caso:
add $t1,$aO,$a1-.:J :L
addi $t1,$t1,2
add $tO,$zero,$zer~) Z
LAB1: beq $IO,$t1, LAB2
jal LAB3 ~ I.-
addi $tO,$tO,1 "J 1
i LAB1 ~ 1
LAB2: addi $:,O,$zero~.1..
syscalr------- - --j 1
LAB3: bne $tO,$a1, LAB4 11
ir $ra ~ "'"'
LAB4: addi $vO,$zero,1 '7 1
add $aO,$tO,$ze~ "
syscall l-;l1 ~
ir $ra " 1
a)(0.5)Para a implementação uniciclo, qual será a maior frequência de clock utilizável? Qual o tempo de execução deste trecho
de código neste caso?
b)(0.5)para a implementação multiciclo vista em aula, qual será a maior frequência de clock utilizável? Qual o tempo de
execução deste trecho de código neste caso? Justifique os requerimentos das instruções não implementadas em aula.
c)(0.5)Para uma implementação com pipeline ideal, qual será a maior frequência de clock utilizável? Qual o tempo de
execução deste trecho de código neste caso? Justifique os requerimentos das instruções não implementadas em aula.
d)( 1.0)Qual o tempo de execução da implementação com pipeline, se todos os hazards forem tratados apenas com inserção de
bolhas? Indique no programa os locais e o número de bolhas necessário. Considere que os registradores podem ser escritos e
lidos no mesmo ciclo, que o branch não previsto é avaliado na etapa EX, e que o jump necessita sempre 2 ciclos.
e)(l.O)Qual o tempo de execução da implementação com pipeline, se os hazards forem tratados eficientemente pelo
processador com forwarding e/ou bolhas e/ou execução fora de ordem? Desenhe o pipeline esquemático indicando as'
instruções, bolhas e forwards sugeridos. Considere que os registradores podem ser escritos e lidos no mesmo ciclo, que o
branch é avaliado na etapa ID e previsto como não-tomado.
f)(0.5) Ao fmal da execução do trecho de programa, o que vai estar escrito na tela?
Boa Sorte!!!
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