Portas Lógicas

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Introdução aos Sistemas 
Computacionais 
Disciplina: 113468 
 
Prof. Marcus Vinicius Lamar 
 
Portas Lógicas 
UnB/CIC 113468– Introdução aos Sistemas Computacionais 
 Transistores tipo N em geral são mais eficientes e menores 
que os tipo P 
 Durante muitos anos, a tecnologia NMOS foi utilizada para 
implementação de lógica digital 
 Baseava-se no uso de transistores NMOS: 
 Depleção: transistor com canal pré-definido, 
pode ser usado como uma resistência 
 Enriquecido: transistor funciona como uma 
chave controlada por tensão positiva na porta 
Tecnologia MOS 
3 
g 
d s 
g = 0 
s d 
g = 1 
s d s 
g 
d 
g = 1 
s d 
g = 0 
s d 
g 
s d 
UnB/CIC 113468– Introdução aos Sistemas Computacionais 
Inversor NMOS 
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Transistor Depleção 
Transistor NMOS 
A 
S 
A S 
 Tabela verdade 
A S 
0 1 
1 0 
Equação: S=A 
S = 0 (Gnd) 
A = 1 
+ 
Vdd 
- 
A = 0 
S = 1 (Vdd) 
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Lógica NAND (não-E) 
 Tabela verdade 
A B S 
0 0 1 
0 1 1 
1 0 1 
1 1 0 
A 
B 
S 
A=0 
B=0 
S=1 
A=0 
B=1 
S=1 
A=1 
B=0 
S=1 
A=1 
B=1 
S=0 
+ 
Vdd 
- 
Equação: S=A.B 
A 
B 
S 
5 
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Lógica NOR (não-OU) 
A B S 
0 0 1 
0 1 0 
1 0 0 
1 1 0 
A B 
S 
A=0 B=0 
S=1 
A=0 B=1 
S=0 
A=1 B=0 
S=0 
A=1 B=1 
S=0 
 Tabela verdade Equação: S=A+B 
6 
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Lógica XOR (OU-exclusivo) 
A B S 
0 0 0 
0 1 1 
1 0 1 
1 1 0 
/A A 
/B B 
S 
A =0 
B=0 
S=1 
A=1 
B =1 
A =1 
B=0 
S=0 
A=0 
B =1 
A =1 
B=1 
S=1 
A=0 
B =0 
A =0 
B=1 
S=1 
A=1 
B =0 
 Tabela verdade Equação: S= A⊕B 
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Tecnologia MOS 
 Transistor PMOS 
 Conduz bem o ‘1’: 
 
 
 Degrada o ‘0’: 
 
 Transistor NMOS 
 Conduz bem o ‘0’: 
 
 Degrada o sinal ‘1’: 
 
8 
0 V 
2 V 2 V 
0 V 
0 V 0,5 V 
i 
0 V 
2 V 
0 V 
2 V 
2 V 
1,5 V 
i 
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Conexões MOS série 
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X Y 
a b 
X Y 
a=1 b=1 
X Y 
a=1 b=0 
X Y 
a=0 b=1 
X Y 
a=0 b=0 
Função Lógica AND 
X Y 
a=0 b=0 
X Y 
a=0 b=1 
X Y 
a=1 b=0 
X Y 
a=1 b=1 
Função Lógica NOR 
X Y 
a b 
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Conexões MOS paralelo 
X 
Y 
a=0 b=0 
X 
Y 
a=1 b=0 
X 
Y 
a=0 b=1 
X 
Y 
a=1 b=1 
Função Lógica OR 
X 
Y 
a b 
X 
Y 
a=1 b=1 
X 
Y 
a=0 b=1 X 
Y 
a=1 b=0 
X 
Y 
a=0 b=0 
Função Lógica NAND 
X 
Y 
a b 
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Tecnologia CMOS 
Complementary MOS 
 A tecnologia NMOS tinha como aspecto positivo o 
tamanho reduzido das células lógicas 
 Entretanto, o uso de um transistor de depleção ligado a 
Vdd provoca um maior consumo de energia 
 Sempre que o valor lógico da saída é ‘0’, existe uma corrente 
entre Vdd e Gnd, passando pelo transistor de depleção 
 A necessidade de economizar energia impulsionou a 
adoção da tecnologia CMOS em detrimento da NMOS 
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Tecnologia CMOS 
 Ideia: substituir o transistor de depleção NMOS por uma 
lógica complementar em PMOS, para conectar a saída 
em Vdd 
 O pull-up é o circuito que liga a saída em Vdd 
 usar transistores PMOS 
 O pull-down é o circuito que liga a 
saída no Gnd (terra) 
 usar transistores NMOS 
 
 lógica complementar: 
 quando pull-up liga, pull-down desliga 
 quando pull-down liga, pull-up desliga 
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Inversor CMOS 
 Equação: 
 
 Representação Lógica: 
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S = A Esquema Elétrico 
Transistor PMOS 
Transistor NMOS 
A S = A 
 Tabela verdade 
A S 
0 1 
1 0 
A S 
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Inversor CMOS - Funcionamento 
Aplicando tensão positiva 
na entrada, transistor NMOS 
liga e o PMOS desliga 
Aplicando tensão zero 
na entrada, transistor NMOS 
desliga e o PMOS liga 
A = 1 S = 0 
Conduz bem o ‘0’ 
S = 1 A = 0 
Conduz bem o ‘1’ 
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NAND CMOS (não-E) 
 Tabela verdade 
A B S 
0 0 1 
0 1 1 
1 0 1 
1 1 0 
Lógica NAND PMOS 
para conectar em Vdd 
Lógica AND NMOS 
para conectar em Gnd 
A 
A 
B 
B 
S 
Quando a lógica do pull-up conecta S ao Vdd 
a lógica do pull-down desconecta S de Gnd 
e vice-versa 
A 
B 
S 
Equação: S=A.B 
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NAND CMOS (não-E)  Tabela verdade 
A B S 
0 0 1 
0 1 1 
1 0 1 
1 1 0 
A=0, B=0 
A=0 
A=0 
B=0 
B=0 
S=1 
A=0, B=1 
A=0 
A=0 
B=1 
B=1 
S=1 
A=1, B=0 
A=1 
A=1 
B=0 
B=0 
S=1 
A=1, B=1 
A=1 
A=1 
B=1 
B=1 
S=0 
Quando a lógica do pull-up conecta S ao Vdd 
a lógica do pull-down desconecta S de Gnd 
e vice-versa 
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NOR CMOS (não-OU) 
A B S 
0 0 1 
0 1 0 
1 0 0 
1 1 0 
Lógica NOR PMOS 
para conectar em Vdd 
Lógica OR NMOS 
para conectar em Gnd 
 Tabela verdade 
A 
B 
A B 
A 
B 
S 
Equação: S=A+B 
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NOR CMOS (não-OU)  Tabela verdade 
A B S 
0 0 1 
0 1 0 
1 0 0 
1 1 0 
Quando a lógica do pull-up conecta S ao Vdd 
a lógica do pull-down desconecta S de Gnd 
e vice-versa 
A=0 
B=0 
S=1 
A=0 B=0 
A=0, B=0 
A=0 
B=1 
S=0 
A=0 B=1 
A=0, B=1 
A=1 
B=0 
S=0 
A=1 B=0 
A=1, B=0 
A=1 
B=1 
S=0 
A=1 B=1 
A=1, B=1 
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UnB/CIC 113468– Introdução aos Sistemas Computacionais 
XOR CMOS (OU-exclusivo) 
A B S 
0 0 0 
0 1 1 
1 0 1 
1 1 0 
Pull-up 
Pull-down 
A A 
B B 
A 
B 
A 
B 
 Tabela verdade 
A 
B 
S 
Equação: S= A⊕B 
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XOR CMOS (OU-exclusivo) 
A =1 A=0 
B =1 B=0 
A=0 
B=0 
A =1 
B =1 
A=0, B=0 
S=0 
A=0, B=1 
A =1 A=0 
B =0 B=1 
A=0 
B=1 
A =1 
B =0 
S=1 
A=1, B=0 
A =0 A=1 
B =1 B=0 
A=1 
B=0 
A =0 
 
B =1 
S=1 
A=1, B=1 
A =0 A=1 
B =0 B=1 
A=1 
B=1 
A =0 
 
B =0 
S=0 
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Potência estática e dinâmica 
 Principais causas de dissipação de potência em CMOS 
 
 Estática: Ocorre mesmo sem alterações no circuito 
 Corrente de fuga dos transistores (chave não ideal) 
 Corrente reversa nos diodos 
 
 Dinâmica: Dependente da frequência de operação 
 Corrente de carga do capacitor MOS (corrente de gate) 
 Curto-circuito de chaveamento (diferença de tempos de 
chaveamento dos transistores NMOS e PMOS) 
21 
2. .
2
CV f
P 
Descarga do capacitor de gate não 
causa consumo de energia! f/2