09 - Multiplexadores - Lista de Exercícios

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Circuitos Lógicos I - 4459R-04 
Prof. Marlon Moraes, Msc 1 / 2 
marlon.moraes@pucrs.br 
Lista de Exercícios 
Decodificadores / Multiplexadores / VHDL 
1) Descreva, em VHDL, um circuito lógico que implemente a seguinte arquitetura: 
BCD Decoder
A
BCD Decoder
B
MUX
2:1
Data
4 4
4
8
8
Select
Display
8
0
1
a
b
c
d
f
e
g
pto
output_a
output_b
 
a) A Tabela Verdade do circuito Decodificador A (BCD Decoder A) deverá atender a seguinte 
especificação: 
Data output_a 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
1 0 0 0 
 
b) A Tabela Verdade do circuito decodificador B (BCD Decoder B) deverá converter a 
sequência numérica de 0 até 9 na matrícula do aluno (incluindo hífen). 
c) O circuito multiplexador possui a seguinte Tabela Verdade: 
Select Display 
0 output_a 
1 output_b 
d) Para as combinações de entrada não cobertas pelas Tabelas Verdades faça com que cada 
segmento do display permaneça desligado. 
e) Considere o barramento de entrada de dados (Data) ligados em chaves. 
f) Considere a entrada de seleção do multiplexador (Select) também ligada em uma chave. 
g) Para o projeto dado acima utilize um display de sete-segmentos do tipo cátodo comum. 
 
 
 Circuitos Lógicos I - 4459R-04 
Prof. Marlon Moraes, Msc 2 / 2 
marlon.moraes@pucrs.br 
2) Descreva, em VHDL, um circuito lógico que implemente a seguinte arquitetura: 
Codificador
BCD to GRAY
Decodificador
GRAY to BCD
A
B
C
D2
D1
D0
G2
G1
G0
 
Sabendo que: 
Decimal Binário Gray 
# A B C X Y Z 
0 0 0 0 0 0 0 
1 0 0 1 0 0 1 
2 0 1 0 0 1 1 
3 0 1 1 0 1 0 
4 1 0 0 1 1 0 
5 1 0 1 1 1 1 
6 1 1 0 1 0 1 
7 1 1 1 1 0 0 
 
3) Descreva, em VHDL, um circuito lógico que implemente a seguinte arquitetura: 
Y
D0
D1
D2
SEL
D3
2
E
Y0
Y1
Y2
SEL
Y3
A
2
B
C
D
MUX_SEL
DEMUX_SEL
YA
YB
YC
YD
Y
 
4) Descreva, em VHDL, um circuito lógico que implemente a seguinte arquitetura: 
Y
00
01
10
SEL
11
2
A
B
SEL
Y