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Curso: Ciência da Computação, Teste 2 Professor: Francisco Osório de C. Ramos Disciplina: Organização e Arquitetura de Computadores Aluno(a): Matrícula: 1) A máquina hipotética da figura abaixo possui duas instruções de I/O: 0011 = Carrega AC a partir de I/O 0100 = Armazena AC para I/O O endereço de 12 bits identifica o dispositivo particular de I/O. Mostre a execução do seguinte programa: 1. Carrega AC a partir do dispositivo 5 2. Adiciona conteúdo da locação de memória 940 3. Armazena AC no dispositivo 6. Assuma que o próximo valor recuperado do dispositivo 5 é 3 e que a locação 940 contém o valor 2. 2) Considere um microprocessador de 32 bits, com um barramento de dados de 16 bits, controlado por um clock de entrada de 8 MHz. Assuma que este microprocessador tenha um ciclo de barramento cuja duração mínima seja igual a 4 ciclos de clock. Qual é a taxa máxima de transferência de dados através do barramento que este microprocessador pode sustentar, em Bytes/seg? 3) Uma cache com mapeamento associativo em conjunto (set-associative) consiste de 64 linhas ou slots, divididas em conjuntos de 4 linhas. A memória principal contém 4K blocos de 128 palavras (words) cada. Determine o formato dos endereços da memória principal. 4) Considere uma RAM dinâmica que precisa ter um ciclo de refresh de 64 vezes por ns. Cada operação de refresh exige 150 ns; um ciclo de memória exige 1 ms. Que percentagem do tempo de operação total da memória precisa ser dada aos circuitos de refresh? 1 2
