ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES - av 4 - fmu

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26/02/2021 GRA0578 ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES GR0113211 - 202110.ead-29779056.06
https://fmu.blackboard.com/webapps/late-course_content_soap-BBLEARN/Controller?ACTION=OPEN_PLAYER&COURSE_ID=_671996_1&PA… 1/1
PERGUNTA 1
O sistema de memória de um nó computacional apresenta uma hierarquia que separa os módulos de
memória em função de sua localização e de suas funcionalidades. Para cada nível da hierarquia, é
possível associar, dentre outras coisas, modelos de mapeamento com tecnologias distintas de
fabricação. Como exemplos, podemos empregar memórias SRAM e DRAM em níveis específicos da
hierarquia de memória; e projetar memórias com estruturações distintas, para permitir uma maior
eficiência de acesso. 
Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s)
que considerar falsa(s). 
(_) Memórias cache são, geralmente, implementadas com SDRAM, pelo fato de serem estáticas. 
(_) Memórias derivadas de DRAM apresentam maior densidade de bits por área, porém são mais
lentas, devido ao ciclo de refresh. 
(_) Memórias, geralmente, são organizadas na forma matricial, para propiciar um hardware menos
complexo dos decodificadores de linhas/colunas em relação aos decodificadores das memórias
lineares. 
(_) Os módulos de memória fazem interface com o processador por meio dos barramentos, que
alimentam os registradores GPR do processador diretamente. 
Assinale a alternativa que contém a sequência que você avalie ser correta.
F; V; F; V.
F; V; V; F.
F; V; V; V.
V; F; V; F.
V; F; F; V.
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PERGUNTA 2
Na manipulação da memória cache, poderão ocorrer dois eventos como resposta a uma
demanda originada pelo processador: miss e hit. Um miss ocorre quando o item demandado
não se encontra na cache, e um “ hit” ocorre quando o item se encontra na cache. 
Para esta questão, suponha que uma cache contenha oito linhas; utilize mapeamento do tipo
memória associativa; e adote, como mecanismo de substituição de blocos, o LRU ( least
recently used – em português, menos recentemente usada). Suponha, ainda, que, inicialmente,
a cache esteja vazia; e que os blocos serão demandados de acordo com a seguinte ordem: 10; 4;
2; 3; 6; 2; 3; 8; 3; 5; 8. 
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hitsocorridos até
o fim da sequência de utilização dos blocos.
4; 7.
4; 3.
7; 4.
8; 3.
3; 4.
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PERGUNTA 3
Nos sistemas de memória, a organização dos blocos armazenados é denominada mapeamento.
Sendo mais específico em relação à cache, o mapeamento envolve as políticas e os mecanismos que
possam direcionar o bloco dentro da cache; e, consequentemente, como localizá-lo em futuras
demandas. 
Ainda quanto à cache, existem três tipos de mapeamento: memória associativa, mapeamento direto
e conjunto associativo. No mapeamento direto e no conjunto associativo, cada bloco tem,
exatamente, uma única posição (linha) para ser armazenado. 
Para esta questão, suponha uma memória composta por oito linhas que receberá os seguintes
blocos: 33, 28, 47 e 10. 
Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão
os blocos.
2; 4; 6; 1.
1; 4; 7; 2.
2; 5; 7; 3.
4; 1; 7; 2.
1; 2; 3; 4.
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PERGUNTA 4
O mapeamento do tipo conjunto associativo representa uma fusão da memória associativa com o
mapeamento direto. Como suas principais vantagens, podemos citar uma maior eficiência em relação
ao mapeamento direto e uma complexidade de hardware mais baixa em relação à memória
associativa. 
Para esta questão, suponha uma memória cache vazia composta por oito linhas do tipo 2-way set
associative, que utiliza o mecanismo LRU para a substituição dos blocos. Suponha, ainda, que serão
demandados os blocos de acordo com a seguinte ordem: 10; 4; 2; 3; 18; 2; 3; 12; 3; 2; 4; 18. 
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o
fim da sequência de utilização dos blocos,
4; 7.
8; 5.
5; 8.
6; 7.
7; 6.
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PERGUNTA 5
No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma
linha. O número da linha é gerado por meio dos N bits menos significativos da identificação do bloco,
em que N é dado pela expressão N=log (2)K (com K igual ao número de linhas da cache). 
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser
armazenados os seguintes blocos: 33, 28, 47 e 10. Suponha, ainda, que o endereçamento do bloco é
realizado com uma palavra de 8 bits. 
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
00001; 00101; 00011; 00100.
00101010; 00111001; 01101100; 10001010.
00100001; 00011100; 00101111; 00001010.
00100; 00011; 00101; 00001.
00101; 00111; 01101; 10001.
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PERGUNTA 6
A manipulação da memória cache envolve algumas políticas em relação ao seu mapeamento e à
substituição de seus blocos. Estas políticas impactam, diretamente, a sua estruturação. Podemos
distinguir o mapeamento em três tipos: memória associativa, mapeamento direto e conjunto
associativo. Por sua vez, as políticas de substituição de blocos são divididas em LRU, em LFU e
em FIFO. Ainda quanto à substituição dos blocos, podemos destacar as políticas de escrita, de
write-back e de write-through. Para esta questão, analise o texto a seguir e complete as lacunas
apropriadamente.
A estruturação de uma memória cache pode ser dividida nos seguintes campos: ____ (que
contém a identificação do bloco) e o próprio conteúdo do bloco. Além desses dois campos
básicos, podemos encontrar um campo que informa a última utilização do bloco, quando a
política de escrita for do tipo ____; um campo que informa a quantidade de acessos ao bloco,
quando for usado o ____ ; e um campo que indica se o bloco foi modificado, quando a política
de escrita for do tipo ____.
Assinale a alternativa que contém a ordem correta de preenchimento.
Content; LRU; LFU; write-back.
Tag; LFU; LRU; write-back.
Tag; LRU; LFU; write-back.
Tag; LRU; LFU; write-through.
Tag; FIFO; LFU; write-back.
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PERGUNTA 7
A memória cache pode ser estruturada em uma das três formas seguintes: memória associativa,
mapeamento direto e conjunto associativo. O mapeamento de memória remete a como os blocos
poderão estar distribuídos; e, consequentemente, a como os blocos demandados pelo
processador poderão ser localizados na cache. O tipo de mapeamento tem consequências
diretas não somente em relação à forma de implementação, mas, também, em relação à sua
eficiência. 
Para esta questão, analise as afirmativas a seguir, assinalando, com “V”, aquela(s) que você
julgar ser verdadeira(s) e, com “F”, a(s) que avaliar ser falsa(s).(_) O conjunto associativo atenua os problemas da cache implementada com mapeamento
direto, pois possibilita que dois ou mais blocos de mesma característica estejam armazenados,
concomitantemente, na memória cache. 
(_) No mapeamento direto, armazenam-se todos os bits que compõem o campo de referência do
bloco, pois isso facilita a manipulação do decodificador de linha. 
(_) Memórias associativas são, geralmente, empregadas em caches L3, devido à sua alta
eficiência, atenuando os acessos ao próximo nível da hierarquia de memória, que é representado
pela memória principal. 
(_) Memórias associativas tendem a ter menor capacidade de armazenamento, devido à sua
complexidade de hardware, que é composto por comparadores paralelos aos circuitos de
seleção. 
 
Selecione a alternativa que contém a sequência correta.
F; V; V; F.
V; F; F; V.
V; V; F; V.
V; F; V; F.
F; V; F; V.
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PERGUNTA 8
Para que possamos caracterizar os barramentos de modo a permitir, ainda, comparações entre
vários modelos, temos que levantar as suas descrições técnicas ou métricas computacionais. Tais
métricas envolvem as questões físicas, de gerenciamento e de desempenho. 
Para esta questão, suponha as seguintes métricas: 
  
I – largura do barramento: inerente ao tamanho das palavras trafegadas; 
II – topologia – organização física do barramento; 
III – arbitragem – modo gerenciamento do barramento; 
IV – throughput – vazão do fluxo no barramento. 
  
Relacione as métricas acima com as informações relacionadas abaixo: 
  
(_) descentralizada, baseada em token; 
(_) 32 bits; 
(_) 10 Gbps; 
(_) anel. 
  
Agora, selecione a alternativa que contém a sequência correta.
3; 1; 2; 4.
3; 4; 1; 2.
4; 1; 3; 2.
3; 1; 4; 2.
1; 3; 4; 2.
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PERGUNTA 9
Um computador é composto por vários níveis de memória. Cada nível de memória apresenta as
suas particularidades em relação à capacidade de armazenamento, ao tempo de acesso, à
complexidade do circuito e ao custo de implementação. Para esta questão, numere os tipos de
memória abaixo apresentados, iniciando, com o valor 1, pela memória que estiver mais próxima
ao processador dentro de um computador normalmente vendido:
(_) Pendrive USB;
(_) GPR;
(_) SRAM;
(_) DDR4.
Assinale a alternativa que apresente a sequência correta.
2; 1; 4; 3. 
2; 4; 1; 3.
4; 3; 2; 1.
1; 2; 3; 4.
3; 4; 1; 2.
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PERGUNTA 10
A técnica denominada pipeline consiste em tentar antecipar o início de uma nova instrução
antes que a instrução anterior não tenha sido completada. 
Porém, poderão acontecer alguns conflitos: por exemplo, uma instrução pode necessitar da
transferência de operandos a partir da memória, enquanto outra pode demandar a gravação na
memória. Outro exemplo de conflito é a necessidade da carga, a partir da memória, de uma nova
instrução a ser executada, embora a memória esteja ocupada, atendendo a uma instrução
anterior (leitura ou gravação de operandos). Abaixo, assinale, com “S” (sim), a(s) sugest(ão)ões
que você julgue que atenua(m) esses conflitos; e, com “N”, aquela(s) que não interfere(m) nos
conflitos: 
 
( ) (i) aumentar o tamanho da memória cache; 
( ) (ii) dividir a memória cache L1 em duas unidades: uma L1 de instruções e uma L1 de
dados; 
( ) (iii) mudar a forma de mapeamento da memória cache; 
( ) (iv) inserir um buffer entre o processador e a cache, para receber a informação a ser
gravada no sistema de memória. 
 
Selecione a opção que apresente a sequência assinalada.
N; N; S; S.
S; N; S; N.
N; S; N; N.
S; S; N; N.
N; S; N; S.