Gabarito - UNIVESP - 2021 - Atividade para Avaliação - Semana 3 - Projeto Digital

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Revisar envio do teste: Semana 3 - Atividade AvaliativaProjeto Digital - EEP001 - Turma 001 Atividades
Revisar envio do teste: Semana 3 - Atividade Avaliativa 
Pergunta 1
Resposta
Selecionada:
Respostas:
Comentário
da
resposta:
O circuito dado representa um latch construído com portas NAND.
Com base neste circuito, assinale a alternativa correta:
As entradas, quando colocadas em 0 (SET=0 e RESET=0),
impõem uma condição inválida.
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
As entradas SET=1 e RESET=1 fazem a saída mudar de seu
estado anterior.
Basta que SET=1 para fazer a saída ir a nível lógico alto.
As entradas, quando colocadas em 0 (SET=0 e RESET=0),
impõem uma condição inválida.
Este circuito não representa um latch SR.
GABARITO
A resposta correta é: As entradas, quando colocadas em 0
(SET=0 e RESET=0), impõem uma condição inválida.
 
Justi�cativa
Este circuito representa, sim, um latch SR e através da tabela
característica deste latch temos a condição inválida para SET=0
e RESET=0 provoca Q=1 e Q’=1.
SET=1 e RESET=1 mantém a saída no seu estado anterior.
1 em 1 pontos
https://ava.univesp.br/webapps/blackboard/execute/courseMain?course_id=_3651_1
https://ava.univesp.br/webapps/blackboard/content/listContent.jsp?course_id=_3651_1&content_id=_491235_1&mode=reset
As saídas têm que assumir valores complementares, se Q=0
logo Q’=1 e vice-versa.
Para que a saída Q tenha nível lógico 1 há a necessidade de
SET=1 mas não é su�ciente, precisa também de RESET=0.
Pergunta 2
Resposta
Selecionada:
 
Respostas:
 
Comentário
da
resposta:
Indique a a�rmativa correta sobre Máquina de Estados Finitos (FSM):
Circuitos sequenciais são a base da FSM.
FSMs podem assumir estados não determináveis.
Circuitos que tenham um determinado comportamento com
o tempo não são FSMs.
Circuitos sequenciais são a base da FSM.
Circuito combinacional são semelhantes aos circuitos
sequenciais quando aplicados a FSMs.
Somente circuitos combinacionais são necessários para a
construção de FSMs.
GABARITO
A resposta correta é: Circuitos sequenciais são a base da FSM.
 
Justi�cativa:
O circuito combinacional depende apenas de suas entradas.
Para a execução de uma máquina de estados �nitos (FSM) faz-
se necessário o uso de circuitos combinacionais e sequenciais,
cada um em sua função, não se equiparando de nenhuma
forma. FSM tem estados pré-determinados.
Pergunta 3
Resposta
Selecionada:
Respostas:
Entradas assíncronas são aquelas que independe da variação do clock para
produzir uma saída. PRESET e CLEAR são entradas deste tipo. Pode-se a�rmar:
se PRESET=0 e sua atuação se dá em nível baixo, produz
uma saída igual a 1.
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 1.
1 em 1 pontos
1 em 1 pontos
Comentário
da
resposta:
se PRESET=1 e sua atuação se dá em nível baixo, produz
uma saída igual a 1.
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
se PRESET=0 e sua atuação se dá em nível baixo, produz
uma saída igual a 1.
se PRESET=1 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
GABARITO
A resposta correta é: e PRESET=0 e sua atuação se dá em nível
baixo, produz uma saída igual a 1
 
Justi�cativa:
Se a atuação se dá em nível baixo, a saída mudará quando a
entrada for 0. Caso seja atuado pelo nível alto, a atuação se dá
com entrada em 1. No caso de PRESET a saída será levada a 1,
assincronamente, quando ocorrer o sinal de PRESET. A única
alternativa que atende esses dois quesitos é a de PRESET=0
com atuação em nível baixo levando a saída a 1.
Pergunta 4
Resposta
Selecionada:
Respostas:
Tempo de hold é:
o intervalo de tempo imediatamente depois da transição ativa
do clock durante o qual as entradas necessitam se manter
estáveis.
intervalo de tempo não importante em sistemas síncronos.
o intervalo de tempo imediatamente anterior à transição ativa
do clock durante o qual as entradas necessitam se manter
estáveis.
o intervalo de tempo que determina o período de clock.
o intervalo de tempo que gerará atraso na propagação dos
sinais pelas portas.
1 em 1 pontos
Comentário
da
resposta:
o intervalo de tempo imediatamente depois da transição ativa
do clock durante o qual as entradas necessitam se manter
estáveis.
GABARITO
A resposta correta é: O intervalo de tempo imediatamente
depois da transição ativa do clock durante o qual as entradas
necessitam se manter estáveis.
 
Justi�cativa:
O intervalo de tempo imediatamente anterior à transição ativa
do clock durante o qual as entradas necessitam se manter
estáveis é o tempo de setup, período de clock não é a mesma
coisa que tempo de hold. Tempo de hold é um tempo
importante nos sistemas síncronos e necessários para permitir
os atrasos de propagação natural das portas lógicas.
Pergunta 5
Resposta Selecionada:
 
Respostas:
 
Comentário
da
resposta:
Dado o diagrama lógico:
Qual a expressão booleana que representa este circuito?
GABARITO
A resposta correta é: 
1 em 1 pontos
Justi�cativa:
Pelo diagrama lógico pode-se enxergar a soma de 3 produtos.
São os produtos  ,  e . Com isto temos a
expressão da resposta.
Pergunta 6
Resposta Selecionada: 
Respostas:
 
Comentário
da resposta:
Dado o diagrama lógico:
Qual a expressão booleana que representa este circuito?
GABARITO
A resposta correta é: F = A + B + C
 
Justi�cativa:
Pelo diagrama lógico pode-se enxergar a soma de 3 produtos,
além da variável C.
São os produtos  ,  e . Se aplicarmos o mapa
de Karnaugh teremos a expressão da resposta.
Pergunta 7
1 em 1 pontos
1 em 1 pontos
Resposta
Selecionada:
Respostas:
Comentário
da
resposta:
O circuito dado representa um latch construído com portas NOR.
Com base neste circuito, assinale a alternativa correta:
As entradas, quando colocadas em 1 (SET=1 e RESET=1),
impõem uma condição inválida.
As entradas SET=0 e RESET=0 fazem a saída mudar de seu
estado anterior.
As entradas, quando colocadas em 1 (SET=1 e RESET=1),
impõem uma condição inválida.
Basta que SET=0 para fazer a saída ir a nível lógico alto.
Este circuito não representa um latch SR.
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
GABARITO
A resposta correta é: As entradas, quando colocadas em 1
(SET=1 e RESET=1), impõem uma condição inválida
 
Justi�cativa:
Este circuito representa sim um latch SR e através da tabela
característica deste latch temos a condição inválida para SET=1
e RESET=1 provoca Q=0 e Q’=0.
SET=0 e RESET=0 mantém a saída no seu estado anterior.
As saídas têm que assumir valores complementares, se Q=0
logo Q’=1 e vice-versa.
Para que a saída Q tenha nível lógico 1 há a necessidade de
SET=0 mas não é su�ciente, precisa também de RESET=1.
Pergunta 8
A diferença entre LATCH e FLIP-FLOP é:
1 em 1 pontos
Resposta
Selecionada:
Respostas:
Comentário
da
resposta:
Latch tem suas saídas alteradas no instante que suas entradas
mudam, característica de assincronicidade.
Latch altera sua saída com a entrada de um sinal de clock.
Flip-Flop não necessita de clock para ter sua saída alterada.
Flip-Flop tem suas saídas alteradas no instante que suas
entradas mudam, característica de sincronicidade.
Latch tem suas saídas alteradas no instante que suas entradas
mudam, característica de assincronicidade.
Latch e �ip-�op precisam do sinal de sincronismo (clock) para
mudar a sua saída.
GABARITO
A resposta correta é: Latch tem suas saídas alteradas no
instante que suas entradas mudam, característica de
assincronicidade.
 
Justi�cativa:
Latch é um circuito assíncrono (não depende de clock para
suas alterações) e �ip-�ops necessitam de sinal de sincronismo
para ter suas saídas modi�cadas.
 
Pergunta 9
Resposta
Selecionada:
Respostas:
No caso de um �ip-�od JK com entradas assíncronas PRESET e CLEAR
podemos a�rmar:
As entradas J=0 e K=1 produzem saída Q=0 se houver um
pulso de clock e as entradas PRESET e CLEAR inativas.
PRESET necessita de um pulso de clock para atuar.
As entradas assíncronas eliminam a necessidadede pulso de
clock para o funcionamento.
As entradas J=0 e K=1 produzem saída Q=0 se houver um
pulso de clock e as entradas PRESET e CLEAR inativas.
As entradas JK alterarão o valor da saída independente do
pulso de clock.
1 em 1 pontos
Comentário
da
resposta:
Um sinal com nível ativo no CLEAR produzirá uma saída 0
somente quando houver um pulso de clock.
GABARITO
A resposta correta é: As entradas J=0 e K=1 produzem saída
Q=0 se houver um pulso de clock e as entradas PRESET e CLEAR
inativas.
 
Justi�cativa: PRESET e CLEAR são entradas assíncronas logo
não dependem da variação do clock para produzirem suas
saídas enquanto as entradas JK são “liberadas” pelo clock
(entrada síncrona). Enquanto as entradas assíncronas
estiverem ativas, as entradas JK estarão “bloqueadas”.
Pergunta 10
Resposta
Selecionada:
Respostas:
Comentário da
resposta:
Máquina de Estados Finitos (FSM) são:
circuitos sequenciais que contêm número de estados
determinados.
circuitos sequenciais que contêm número de estados
determinados.
circuitos combinacionais com saídas determinadas em
número �nito.
circuitos sequenciais que podem assumir estados não
determináveis.
circuitos com transições não determináveis através de
lógica digital.
circuitos combinacionais com número de estados
limitados.
GABARITO
A resposta correta é: Circuitos sequenciais que contêm
número de estados determinados.
 
Justi�cativa:
FSM são circuitos sequenciais, e não combinacionais, com
transições bem determinadas.
1 em 1 pontos
Sexta-feira, 4 de Junho de 2021 18h07min51s BRT
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