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F E T
O transistor de efeito de campo, FET (Field-Effect Transistor) é um dispositivo de três terminais (fonte, dreno e porta), tendo semelhanças e diferenças com o transistor bipolar de junção TBJ.
A diferença fundamental entre os dois tipos de transistor consiste que, o TBJ é bipolar que consiste em ter dois tipos de cargas (elétrons e lacunas) e é um dispositivo controlado por corrente (corrente de saída é controlada pela corrente de entrada) já os FET é um dispositivo unipolar, visto que sua operação depende somente do fluxo de portadores majoritários (elétrons ou lacunas) e é chamado de efeito de campo porque o controle da corrente que circula em sua malha (única corrente) é exercido por um campo elétrico ou tensão de entrada (porta e fonte) logo, controlado pela tensão.
 IC ID
corrente de controle
IB
 +
 tensão de controle VGS
 -
Os FETs apresentam grandes vantagens em relação aos transistores bipolares tais como:
a) Possuem alta impedância de entrada com níveis que variam de 1 até várias centenas de Megohms;
b) É relativamente imune à radiação, porem o transistor bipolar é muito sensível (beta é particularmente afetado);
c) Produz menos ruído do que o transistor bipolar e, portanto, é mais adequado para estágio de entrada de amplificador de pequenos sinais;
d) É possível obter-se maior estabilidade térmica;
Comparativamente, suas principais desvantagens são:
a) Controle menor da corrente de saída. Em outras palavras, devido à alta impedância de entrada do FET é preciso maiores variações na tensão de entrada para produzir variações na corrente de saída. Por isso um FET apresenta um menor produto ganho de tensão x banda passante;
b) Tem menor velocidade de resposta;
Encontramos dois tipos mais utilizados o JFET transistor de efeito de campo de junção e o MOSFET transistor de efeito de campo com metal-oxido-semicondutor (porta isolada).
J F E T
É constituído por uma barra de semicondutor tipo N ou P com dois terminais nas extremidades chamados de fonte (S) e dreno (D) e nos lados da barra são formadas (por difusão ou outro processo de fabricação), duas regiões mais fortemente dopadas do tipo P ou N, de modo a estabelecer duas junções PN que por sua vez são chamadas de portas (G) onde são interligadas de modo que apresente somente três terminais: D, G e S.
 Fig.1 – Aspectos Construtivos e símbolos do JFET
A região entre as portas é chamada canal e teremos um JFET de canal N se a barra for do tipo N e um JFET de canal P se a barra for do tipo P.
Princípios de Funcionamento
Vamos examinar o funcionamento de um JFET de canal N, estudando o comportamento da corrente de dreno ID em função das tensões dreno-fonte VDS, e porta-fonte VGS, tomando uma como parâmetro e fazendo variar a outra.
 ID
 Dreno D 
 Canal N RD 
 
 Porta G G
 P P VDS +
 - ID VDD
 V1 + -
 VGS N
 
 S Fonte 
 
 
 Fig.2- Polarização de JFET canal N
Em operação normal as junções PN são sempre polarizadas inversamente, isto é, trabalhamos com os valores de VGS negativos e valores de VDS positivos no caso de um JFET canal N, conforme mostra a fig.2, e com polaridades invertidas quando JFET canal P. O importante, em qualquer caso, é garantir que as junções PN não conduzam.
Consideremos um JFET canal N, tomando VGS como parâmetros (isto é, fixando VGS num valor 0) e aplicando-se, a partir de zero, uma pequena tensão positiva entre dreno e fonte (VDS), o JFET se comportará entre esses terminais como um simples resistor semicondutor. Haverá a circulação de uma corrente ID, que flui internamente pelo canal, do dreno para a fonte. A queda de tensão ao longo do comprimento do canal fará com que a configuração do campo elétrico no JFET seja tal que as regiões de depleção das junções venham a apresentar largura variável, decrescendo do dreno para a fonte, conforme mostra a fig.3a
 Estrangulamento
VGS = Vp
ID 0
Pinçamento
VDS = Vpi
ID saturado
fig.3 (a,b,c,d,e,f) – conformação das regiões de transição no interior de um JFET canal N
À medida que aumentamos VDS, aumentam as regiões de depleção, que penetram no canal, diminuindo sua largura e, portanto aumentando sua resistência.
Do aumento simultâneo de VDS (que favorece a circulação de ID) e da resistência do canal (que constitui um obstáculo à circulação) resulta que ID cresce, a princípio linearmente, conforme mostra a fig.4
Continuando-se a aumentar VDS, as regiões de depleção vão se aproximando até que, para um certo valor de VDS = Vpi , à distância x entre suas bordas superiores, ou seja, a largura do canal junto ao dreno, não mais diminui sensivelmente com um posterior aumento de VDS (situação da fig. 3c).
 
 Lugar Geométrico dos Níveis de pinch-off (pinçamento ou constrição) 
 
Região Ôhmica Região de Saturação
A tensão VDS em que tal situação ocorre é chamada tensão de pinçamento (Drain-Source Pinch-off Voltage), abreviadamente Vpi.
Após o pinçamento as regiões de depleção se alteram de modo diferente, conforme ilustram as fig.3 d e e, à medida que VDS cresce, o comprimento L da zona estreita do canal vai aumentando do dreno para a fonte, mas sua largura x e a corrente ID permanecem praticamente constantes. A corrente de dreno nessas condições é chamada de corrente de saturação. Em operação normal a máxima corrente de saturação de um JFET, que indicamos por IDSS, é obtida com VGS = 0, isto é quando a porta está em curto com a fonte.
Evidentemente não podemos continuar aumentando VDS além de um certo valor VDsmáx , menor que a tensão de ruptura VR na qual as junções se rompem e o JFET deixa de operar.
Observe na fig.4 que, quanto mais negativo o VGS considerado, menor a tensão VDS necessária para atingir a situação de pinçamento, representada pela curva tracejada pi. Assim, para VGS = 0 V temos Vpi = 12 V; VGS = -1 V temos Vpi = 10 V; VGS = -2 V temos Vpi = 8 V; etc.
Explica-se o fato, que quanto mais negativo for VGS, maiores serão as zonas de depleção e, portanto, menores as tensões VDS que devem ser aplicadas para o pinçamento do canal.
A região à direita do lugar geométrico da tensão pinch-off na fig.4, é a região normalmente empregada para amplificadores lineares (amplificadores que não distorcem o sinal aplicado), e é quase sempre referida como corrente constante, saturação, ou região de amplificação linear. A região a esquerda é denominada ôhmica ou região de resistência controlada à tensão. Nesta região o JFET pode realmente ser empregado como um resistor variável (talvez para um controle automático de ganho), cuja resistência é controlada pela tensão porta-fonte aplicada. Observe ainda a inclinação de cada curva e portanto a resistência do dispositivo entre o dreno e a fonte para VDS Vpi éfunção da tensão VGS aplicada. Quando a tensão VGS assume valores mais negativos, a inclinação de cada curva torna-se mais horizontal, correspondendo a um aumento no nível de resistência. A equação abaixo fornece uma boa aproximação para o nível de resistência em termos da tensão VGS aplicada.
 rd = ro .
 (1 + VGS / Vpi)2 
 
onde ro é a resistência com VGS = 0 V e rd a resistência para um valor particular de VGS
Obs.: As regiões de depleção tendem a estender-se mais no lado menos dopado da junção, logo dopamos mais a região P para obtermos o pinçamento (ou constrição) e o estrangulamento.
 Característica de Transferência
Consideremos agora o JFET operando com um valor fixo de VDS na região de saturação, isto é, com VDS Vpi , conforme fig.3e, e façamos variar VGS , à medida que for se tornando mais negativo, o canal condutor vai se estreitando ao longo de todo o comprimento L e a corrente saturada IDS vai diminuindo. Quando VGS = Vp , chamada tensão de estrangulamento (Gate-Source Pinch-Off Voltage) ou tensão de corte, a largura x do canal é reduzida a zero e a corrente IDS praticamente se anula conforme fig.3f.
A fig.5 apresenta a característica de transferência IDS x VGS , correspondente à característica de saída mostrada na fig.4.
Verifica-se que a característica de transferência pode ser aproximada pela parábola de equação:
 IDS = IDSS ( 1 – VGS / Vp)2
Obs: da fig. 4 temos IDss = 9v e
para IDs = 0A VGS = -5v = Vp
É importante salientarmos que a curva característica de saída relaciona o parâmetro de saída dreno com outro parâmetro de saída dreno, ambos os eixos são definidos por variáveis na mesma região da curva característica do dispositivo. A curva característica de transferência relaciona uma corrente de saída dreno versus um parâmetro controlador de entrada. Há portanto uma transferência direta das variáveis de entrada para a saída.
Limitações
As mais importantes são:
VDSmax Máxima tensão dreno-fonte permitida, evidentemente inferior a menor das tensões de ruptura VR.
VGSsmax Máxima tensão porta-fonte permitida para que as junções PN, polarizadas inversamente, não se rompam.
VDGmax Máxima tensão dreno-porta permitida para que não haja rompimento das junções. Observe que a obediência às duas limitações anteriores (VDSmax VGSmax) não garante que VDGmax seja respeitada, pois VDG = VDS – VGS . Assim as tensões VDS e VGS aplicadas devem ser sempre tais que resulte VDS – VGS ≤ VDGmax .
Pdmax Potência máxima que pode ser dissipada (Pd = VDS x ID).
IDSS Corrente de saturação, corrente máxima de dreno
 
Fig.8 – Curvas características de dreno para um JFET 2N4416 apresentadas por um traçador de curvas
Polarização
Os conceitos de ponto de trabalho Q, reta de carga e polarização de um JFET são os mesmos já estudados para os transistores bipolares, logo estudaremos já exemplificando através de um JFET canal N utilizando um circuito de polarização usual e a característica de saída.
Suponhamos que para uma aplicação qualquer desejamos fixar o ponto de trabalho Q segundo os valores: VDS = 7 V, VGS = -1,5 V e ID = 4 mA, dispondo de uma fonte de alimentação VDD = 12 V.
T
 Fig.9 – Polarização de um JFET VDS (V)
Na malha de saída temos que:
VDD = VDS + ID (RD + RS) RD + RS = VDD - VDS = 12 – 7 = 1250 
 ID 4m
Na malha de entrada não circula corrente (IG = 0) , temos então:
VRS + VGS = (RS x ID) + VGS = 0
 RS = - VGS = -(-1,5) = 375 ; como: RD + RS = 1250 
 ID 4m
 Temos: RC = 875 
 
 Observe que a tensão de polarização negativa VGS é fornecida através do resistor RS, que faz o potencial cair de VS para VT. Como VT VS e VG = VT, pois não há circulação de corrente na malha de entrada, temos que VG VS, isto é, VG - VS = VGS 0. O resistor RS também permite a realimentação negativa que estabiliza o JFET, de modo similar ao verificado com o resistor de emissor do transistor convencional.
Como sabemos a reta de carga fica determinada pelos pontos P1 (VDD ; 0) e P2 (0 ; VDD ) 
 RD + RS 
No caso temos: VDD = 12 = 9,6 mA
 RD + RS 1250
 logo, P1 (12 ; 0) e P2 (0 ; 9,6)
Aplicando-se agora, na entrada do circuito um sinal senoidal: 
 Fig.10 – Amplificador FET
Quando VE = 0, estaremos no ponto de trabalho e a saída será VS = VDD – VRDQ = VDD – ID x RD = 12 – 4x10-3x875 = 8,5 V. À medida que VE cresce, VGS torna-se menos negativo, ID cresce e aumenta a queda de tensão em RD. Em decorrência VS diminui. Suponhamos que, para o pico positivo de VE, ID atinja um valor máximo de 7mA (ponto X da reta de carga), teremos:
 VRS = 7mA x 375 2,6V
Da característica tiramos que VGS = -0,5V e VDS = 3V. Então, VE = VGS + VRS = -0,5 + 2,6 = 2,1V.
Na saída teremos VS = VDD – RD x ID = 12 – 875x7x10-3 5,9V. Para a excursão do sinal considerado (de Q a X na reta de carga), obtemos o seguinte ganho de tensão:
Ganho de tensão do JFET: (valores retirados da curva característica)
 GV = VDS = 3 – 7 = 4 = 4
 VGS (-0,5) – (-1,5) 1
Ganho de tensão do circuito: (VQ – VX)
 GV = VS = 5,9 – 8,5 = 2,6 1,24
 VE 2,1 – 0 2,1
Inversamente, quando VE decresce, VGS torna-se mais negativo, ID diminui e, portanto, VS cresce e como conclusão teremos na saída um sinal amplificado e defasado de 1800 em relação ao da entrada.
JFET canal P
Todas as considerações feitas para o JFET canal N são válidas para o JFET canal P. Devemos observar, entretanto, que a fonte VCC deve ser invertida de modo a manter as junções PN inversamente polarizadas, conforme mostra a fig.11. Para tanto o JFET canal P deve operar com valores de VGS positivos e valores de VDS negativos.
 
Aplicações
Embora utilizados apenas em circuitos convencionais (não digitais), as aplicações potenciais dos JFET’s são ilimitadas. São aplicados tipicamente como amplificadores AC, fontes de corrente constante, timers, resistores variáveis com a tensão ou sensores de baixa tensão (mV).
Fonte de corrente constante: como já visto, na região de saturação a corrente ID permanece praticamente inalterada com a variação de VDS, qualquer que seja o valor de VGS fixado. Assim o JFET funciona, nesta região, como fonte de corrente constante, com valor controlado por VGS.
Resistor variável com a tensão: na região linear das características de saída, a resistência do JFET se mantém praticamente constante com a variação de VDS considerada e quanto maior o valor absoluto de VGS, maior a resistência.
Amplificador AC: o JFET é utilizado na amplificação AC, sempre que um balanço de suas características se revelar vantajoso quando confrontado ao de um transistor convencional, na execução da mesma função. Assim por exemplo, são utilizados quando se requer uma alta impedância de entrada ou uma performance de baixo ruído, sem maiores sacrifícios da largura da banda de passagem.
O Transistor MOS
O transistor MOS também chamado MOSFET transistor de efeito de campo metal oxido semicondutor, transistor de porta isolada ou IGFET (Insulated Gate Field Effect Transistor), é uma evolução do JFET. Ambos são dispositivos que operam segundo o mesmo princípio, a corrente de dreno é controlada pela tensão aplicada a porta.
A diferençabásica é que o MOS tem a porta eletricamente isolada do canal por meio de uma fina camada de dióxido de silício (SiO2), enquanto o JFET tem uma junção PN entre cada porta e canal.
O MOS pode ter dois modos de construção, de cada um dos quais resultam dois tipos básicos: (a) modo crescimento ou intensificação canal N ou NMOS e canal P ou PMOS e (b) modo depleção canal N ou NMOS e canal P ou PMOS.
NMOS ou MOSFET modo intensificação canal N
Trata-se de um dispositivo de quatro terminais: D (dreno), G (porta), S (fonte) e B (corpo); entretanto os terminais S e B são interligados e aterrados, como mostra a fig.12 de modo que apenas três terminais passam a ser considerados ( D, G e S) e quando o corpo for do tipo P e o dreno e a fonte do tipo N, o MOSFET será do tipo canal N ou NMOS. 
Com a fonte e o corpo do NMOS aterrados, a aplicação de uma tensão positiva VDS (entre dreno e fonte) garante que a junção PN corpo-dreno fique inversamente polarizada, e que a junção PN corpo-fonte tenha polarização zero. Em conseqüência com a tensão zero na porta (VGS = 0), não haverá circulação significativa de corrente entre dreno e fonte, mas apenas uma corrente de fuga, praticamente desprezível. O MOS, então, estará cortado.
Mantendo-se a tensão VDS positiva considerada e aumentando-se a tensão VGS, de início nada ocorre, isto é o MOS permanece cortado. A partir de um certo valor de VGS, entretanto, o campo elétrico produzido entre a porta e corpo pela tensão VGS, repele lacunas e atrai elétrons para a superfície do silício diretamente abaixo da porta. Deste modo, o acumulo de elétrons que passará a existir sob a porta, transforma essa região do tipo P para o tipo N, estabelecendo um canal de condução para os elétrons entre dreno e fonte, do que resulta a passagem de uma corrente de dreno (ID), do dreno para a fonte.
A mínima tensão VGS necessária para induzir o canal é chamada tensão de limiar (VGSL). Qualquer tensão negativa, nula ou positiva abaixo do limiar, aplicada à porta, não estabelecerá o canal de condução. O MOS permanecerá bloqueado e a corrente de dreno será nula.
Em razão ao exposto, costuma-se também chamar o MOS modo intensificação de normalmente bloqueado ou canal induzido. 
Aumentando-se VGS, cresce a concentração de elétrons no canal e, portanto, ID aumenta, qualquer que seja a tensão VDS considerada, conforme mostra as figuras abaixo:
Consideremos que uma tensão VGS constante de valor 4V, seja aplicada à porta, para baixos valores de VDS, ID varia proporcionalmente a VDS (região ôhmica). A partir de um certo valor de VDS, ID permanece praticamente constante, conforme mostra a fig.14 (região de saturação), dizemos que o MOS está saturado.
A saturação pode também ser entendida pela fig.13, onde para VGS = 4V e VDS = 0,1V, a diferença de potencial entre a porta e a fonte (VGS = 4 –0 = 4V) que é uma das pontas do canal, é praticamente igual à diferença de potencial entre a porta e o dreno (VGD = 4 – 0,1 = 3,9V), que é a outra ponta do canal. Os elétrons então se acumulam uniformemente ao longo do canal (fig.a). Com VDS aumentada para 2V, a concentração de elétrons ao longo do canal não é mais uniforme. A tensão VGD se reduzirá à 2V (VGD = VGS – VDS = 4 –2 = 2V), faz com que menos elétrons se concentrem nas proximidades do dreno. Se VDS for elevada a 3V, teremos então que VGD = 4 – 3 = 1V. Este valor é igual à tensão de limiar do MOS (VGSL = 1V). Nesta tensão, a concentração de elétrons junto ao dreno se reduz a zero e o canal se apresenta perfurado (fig.b). A teoria e a experiência mostram que ID satura neste ponto. Para o MOS em questão, com VGS = 4V a corrente satura em 2,2mA. Para valores maiores de VDS, o MOS opera co ID constante. O canal, agora, termina antes da região do dreno (fig.c). A corrente de saturação continua fluindo, pela injeção de elétrons na região entre o terminal do canal e o dreno, embora já não existam mais elétrons acumulados (concentração zero).
Neste tipo de MOS encontramos sempre os termos VGS – VDS = VGSL, igualdade que se verifica para qualquer ponto da linha da fig.14 que separa a região ôhmica da de saturação. Na região ôhmica temos VGS – VDS VGSL e na região de saturação VGS – VDS VGSL.
PMOS ou MOSFET modo intensificação canal P
No MOSFET canal P ou simplesmente PMOS, dreno e fonte são do tipo P e o corpo (substrato) é do tipo N conforme fig.16.
Seu funcionamento é similar ao NMOS, com a diferença básica que, para haver circulação da corrente de dreno, VGS e VDS devem ser negativas.
Neste caso, os elétrons da superfície do silício diretamente abaixo da porta são repelidos e as lacunas atraídas para essa região, formando o canal P entre dreno e fonte.
Polarização
As técnicas de polarização de um MOS, com uma única fonte de alimentação (autopolarização), são semelhantes aquelas já vistas para os JFET’s e transistores bipolares.
a) Polarização simples
Fig.18 – Polarização simples do PMOS modo intensificação
Suponha que para o amplificador MOS da fig.18, o transistor PMOS apresente a característica da fig.17. Observe que neste tipo de polarização temos que VGS = VDS, pois a porta isolada não permite a passagem de corrente através de RF. O ponto de trabalho Q estará, então, sobre a curva tracejada da característica do transistor, que é o lugar geométrico de todos os pontos para os quais VGS = VDS, como pode ser verificado.
Seja VGSQ = VDSQ = -8V o ponto escolhido. A corrente de trabalho será IDQ = 6mA.
Na malha de saída temos que: -VDD = VDS – RD x ID
Portanto no ponto Q -25 = -8 – Rc x 6 x 10-3
Logo RD = 17 . = 2,8 K obs. Em regime CC
 6 x 10-3 
O valor de RF não pode ser calculado por simples análise do circuito. Deve ser, entretanto, muito alto (da ordem de megohms) para que o circuito tenha simultaneamente a alta impedância de entrada e razoável ganho de tensão.
Um valor típico seria RF = 20 M. O resistor RF, além de polarizador, funciona como um realimentador do circuito de entrada, o que proporciona uma vantajosa estabilização do nível de tensão continua (VDSQ). Assim, supondo que IDQ aumentasse por um motivo qualquer, variação da temperatura por exemplo, o ponto Q tenderia a se deslocar para cima sobre a reta de carga, desestabilizando o circuito. Isto causaria a diminuição (negativa) de VDS. Dado a existência de RF, entretanto, VGS simultaneamente passaria a esse mesmo valor negativo mais baixo (VGS = VDS), o que faria o ponto Q voltar a se fixar imediatamente na sua posição original.
Análise c.a. - Como sabemos o circuito funciona como se tivesse, em lugar de RF, uma bateria invertida de 8V polarizando a porta. O sinal CA de entrada VE é introduzido em série com essa bateria, conforme ilustra a fig. 19. Consideremos um VE de 1 V de pico.
 Fig.19 – Amplificador em regime CA
Temos que VGS = VE – 8
Para VE = 0 estaremos no ponto Q, onde VGS = 0 – 8 = -8V
No semiciclo positivo o sinal excursiona para baixo sobre a reta de carga. Para VE = 1V (pico positivo) teremos:
VGS = 1 – 8 = -7V
Onde, pela característica 
VS = VDS = -14V ; Analogamente, para pico negativo ( VE = -1V)
VGS = -9V e VS = -4V
A saída está defasada de 1800 em relação à entrada e o ganho de tensão do circuito, calculado pico a pico em vista da distorção na saída será:
GV = VS = -14 - (-4) = 10 = 5
 VE 1 - (-1) 2
O estudo de amplificadores mostra que a impedância de entrada de um circuito deste tipo é dada por:
 RIN = RF = 20 = 3,3 M
 GV + 1 5 + 1
b) Polarização por divisor de Tensão
 Fig.20 – Polarização de um NMOS por divisor de tensão
Se for desejada, uma maior, tensão de saída ou uma maior linearidade na operação do dispositivo, o ponto Q deve ser tomado à direita da curva VGS = VDS , isto é, naregião em que VGS VDS . Isto pode ser conseguido pela utilização do circuito da fig. 20. Para exemplificar, consideremos o transistor NMOS de característica dada na fig.21. 
Escolhido o ponto Q tal que VGS = 4v , VDS = 6v e ID = 2mA , e tomando RF = 20 M, resulta:
 4 = RG x 6 RG = 40 M
 RG + 20
Aplicações
Embora empregado em circuitos convencionais, especialmente na aplicação e detecção de pequenos sinais, o MOS modo crescimento tem a sua grande escala de aplicação no campo digital.
Uma razão fundamental está no seu baixo consumo de potência quando comparado aos demais transistores. De fato, mesmo quando conduzindo, não consome potência na entrada (circuito porta-fonte), pois requer corrente de porta. O transistor bipolar, entretanto, requer tensão e corrente de entrada para conduzir, o que significa consumo de potência. Quando imaginamos um único transistor liberando potência para uma carga de alta corrente, a economia de potência não é significativa. Quando a carga porém, é por exemplo, uma grande memória semicondutora com circuitos digitais complexos, envolvendo milhares de transistores, a economia de potência com o uso do MOS é realmente significativa.
Outra razão essencial de sua larga utilização, está no diminuto tamanho. Pode-se colocar 50 transistores MOS na mesma área ocupada por um transistor bipolar, ambos considerados na forma integrada.
A combinação baixo consumo/tamanho torna o MOS um dispositivo altamente vantajoso na construção de circuitos complexos em pequenas áreas, Independente de sua baixa velocidade (10 a 100 vezes menor) em relação aos circuitos bipolares equivalentes.
a) Resistor MOS 
È o dispositivo obtido a partir de um transistor MOS, no qual o dreno é colocado em curto com a porta, nesse caso teremos sempre VGS = VDS qualquer que seja a corrente ID que circula pelo MOS.
A característica I x V do resistor MOS é, portanto, levantada sobre a característica de saída do transistor MOS utilizado (característica do MOS sem o curto entre D e G), unindo-se os pontos para os quais VGS = VDS. A curva obtida na figura no trecho AY é de um resistor variável cuja resistência diminui com o aumento de VDS.
Exemplificando – trecho AB Req = VDS = 2 – 1 = 2,5 K
 ID 0,4 – 0
 trecho XY Req = 5 - 4 = 1,1 K
 2,7 – 1,8
Nas aplicações da área digital, comumente o dispositivo vai operar só até o ponto Y da curva (VGS = VDS = 5V). No trecho AO, onde VGS = VDS 
VGSL = 1V, o canal ainda não foi formado e não há circulação de corrente ID. No entanto trecho AY, a partir do ponto A, o dispositivo conduz e sua resistência equivalente nesse trecho é:
 Req = VDS = 5 - 1 = 1,48 K
 ID 2,7 - 0
Aproximando-se o trecho AY por um segmento de reta, e tomando-se sobre ele um ponto P (VDS , ID) qualquer, temos por semelhança de triângulos APF e AYL que:
 AF = AL = VDS - 1 = 1,48 K = Req
 PF YL 2,7 – 0
Portanto, resulta: VDS = 1,48 x ID + 1
 
Que é a equação característica do modelo aproximado (circuito equivalente) do resistor MOS utilizado.
A fig.23 apresenta o circuito equivalente, a característica linearizada e sua equação, para um resistor NMOS genérico.
Observe que no modelo há um diodo ideal (queda de tensão nula) caracterizando que ID circula de D para S, se for um PMOS teremos o diodo e a bateria invertidos.
Os resistores MOS são empregados em circuitos integrados, como resistores de carga de transistores MOS. Leva neste aspecto grande vantagem sobre os resistores puros, visto que são mais facilmente construídos e ocupa menor espaço na forma integrada.
b) Inversor MOS com carga resistiva pura
A fig.24 mostra o circuito de um inversor Mos com uma carga resistiva pura de 1,48 K, utilizando o NMOS do item anterior, e a reta de carga traçada sobre a característica do transistor.
Equação da reta de carga: VDS = VDD – (RD x ID)
E sendo : VDS = 5 – 1,48 x ID
Para: ID = 0 , temos VDS = VDD = 5V
Para : VDS = 0 , temos ID = VDD = 5 = 3,4 mA
 RD 1,48
Já vimos que o MOS, quando polarizado, inverte a forma de onda aplicada à entrada. Veremos agora, a inversão sob outro aspecto.
Com nível baixo de tensão de entrada (abaixo do limiar), por exemplo VE = VGS = 0V, o MOS estará cortado e a tensão de saída terá nível alto, no caso VS = VDS = VDD = 5V.
Inversamente, com nível alto de tensão na entrada, digamos VE = VGS = 5V, o MOS sairá do ponto de corte (c) para o ponto x da reta de carga, na região ôhmica da característica, a saída terá, então, um nível baixo, qual seja VS = VDS = 2V ; onde podemos montar a seguinte tabela da verdade:
	ENTRADA (VGS)
	SAÍDA (VDS)
	BAIXO
	ALTO
	ALTO 
	BAIXO
Obs. – Como podemos observar trabalhamos com a equação da reta de carga do MOS, logo estendendo a tabela podemos concluir que quando tivermos VGS = 0 (baixo), obtemos VDS = VDD = 5V (alto) e o MOS cortado e para VGS = 5V (alto), obtemos VDS = 2V nível baixo e o MOS conduzindo na região ôhmica. Resumindo, o circuito inversor MOS funciona como uma autêntica chave inversora, operando de modo análogo ao transistor bipolar chaveador, onde podemos dizer MOS como chave.
c) Circuito NÃO E
A fig.25 mostra um circuito NÃO E de duas entradas, A e B, implementado com transistores NMOS modo crescimento, muito utilizado no campo digital, e esse circuito é todo aquele que apresenta nível alto de tensão de saída (saída excitada), quando pelo menos uma das entradas tem nível baixo de tensão (não excitado).
De fato, estando os MOS em série, basta que um deles corte (nível baixo de entrada VGS = 0V) para resultar um nível alto na saída. Quando ambas as entradas tiverem um nível alto de tensão na entrada (VGS = 5V), os MOS conduzirão e a tensão de saída será praticamente nula.
CMOS – MOS complementar
Conforme já referido anteriormente, os MOS apresentam vantagens e desvantagens quando comparados aos transistores bipolares convencionais, sendo a escolha de uma ou outra família ditada pela análise de suas características em função da aplicação específica desejada.
Os transistores bipolares são preferidos quando o fator determinante é a velocidade de operação, entretanto, considerando-se o custo, simplicidade, maior número de componentes por área e a dissipação de potência os MOS levam uma nítida vantagem.
É possível reforçar vantagens relativas dos MOS (reduzir a dissipação de potência) e reduzir suas desvantagens (obter dispositivos mais rápidos), de modo a torna-los mais competitivos através do CMOS.
O CMOS é a reunião do PMOS e do NMOS num mesmo circuito e como exemplificação veremos um inversor CMOS.
Neste dispositivo a fonte do NMOS (S2) é normalmente aterrado e a fonte do PMOS (S1) é ligado a +VDD. Observe que a corrente ID pode fluir, assim, no sentido usual da fonte para o dreno de PMOS e do dreno para a fonte no NMOS.
Aplicando-se à entrada uma tensão VE = VDD (nível alto), teremos VGS2 = Vcc e VGS1 = VDD – VDD = 0. Assim, o NMOS está ligado, com resistência típica Rlig = 1K, e o PMOS está desligado (cortado), com resistência típica Rdeslig = 107 K.
O sistema forma um divisor de tensão perfeito, com a corrente de fuga (que sempre existe) atravessando dois resistores Rlig e Rdeslig em série.
Então, Vs = Rlig x VDD = 1 x VDD = 0V
 Rlig + Rdeslig 1 + 107
Com VE = 0, temos VGS2 = 0 – Vcc = - Vcc . Assim, o NMOS está cortado (com Rdeslig = 107 K) e o PMOS ligado (com Rlig = 1K). Pelo mesmo raciocínio tiramos queVs = Vcc.
Resumindo, esse circuito é análogo ao amplificador bipolar push-pull classe B, quando um está ligado o outro está desligado e vice-versa.
Por exemplo quando VE é baixo o NMOS está desligado, portanto a tensão de saída é alta. Porém, quando VE é alta o NMOS está ligado e o PMOS desligado. Nesse ca Vs é baixa, como a tensão de saída está sempre em fase oposta a entrada, o circuito é chamado inversor.
Qualquer circuito lógico (E, OU, NÃO E, NÃO OU) pode ser construído a partir do circuito inversor estudado. 
VMOS
O transistor VMOS é um MOSFET de modo intensificação modificada para manipular correntes e tensões bem maiores do que um MOSFET convencional. Antes da invenção do transistor VMOS, os MOSFETs não podiam competir com as amplas especificações de potência dos transistores bipolares (tipicamente menor que 1W). Mas agora o VMOS oferece um novo tipo de MOSFET que é melhor do que o transistor bipolar em muitas aplicações que necessita de alta potência na carga.
Um transistor VMOS tem um coeficiente térmico negativo, à medida que a temperatura do dispositivo aumenta, a corrente de dreno diminui, o que reduz a dissipação de potência. Por isso, o VMOS não pode entrar em deriva térmica, que é uma grande desvantagem em qualquer amplificador de potência.
Devido a seus coeficientes negativos de temperatura, dois transistores VMOS podem ser conectados em paralelo para aumentar a potencia de carga. Se um dos VMOS em paralelo tentar se apropriar da corrente, o seu coeficiente negativo de temperatura reduz a corrente através dele, de maneira que fluam correntes apropriadamente iguais através do VMOS paralelo.
Uma outra vantagem que o VMOS tem sobre o transistor bipolar é a de não sofrer o efeito do tempo de armazenamento. Pela não existência de cargas extras armazenadas no VMOS quando está conduzindo, ele pode sair da saturação quase imediatamente. Tipicamente, um VMOS pode interromper uma corrente de alguns ampères em décimos de monosegundos, isso é de 10 a 100 vezes mais rápido que um transistor bipolar, logo tem inúmeras aplicações em circuitos de chaveamento de alta velocidade, em reguladores de chaveamento etc.
Como vimos inicialmente uma das desvantagens do MOSFET era o seu nível reduzido de potência de operação e essa deficiência é minimizada modificando-se o modo de construção onde abandonam à estrutura planar (fig.16) e adotam uma estrutura vertical conforme fig.28 mantendo-se presentes todos os elementos. O termo vertical é devido principalmente ao fato de o canal ser agora formado na direção vertical ao contrário do que ocorria para o dispositivo planar, onde o crescimento era na horizontal (tem um aspecto em V).
Uma aplicação de tensão positiva no dreno e uma tensão negativa na fonte, com a porta em 0V ou em algum nível positivo que permite a “condução” resulta em um canal n induzido na região estreito tipo p do dispositivo. O comprimento é agora definido pela altura vertical da região p, que pode ser feita significativamente menor quando comparado com a construção planar e é limitada em 1 ou 2 (m). As camadas de difusão podem ser menores do que 1 m uma vez que o comprimento do canal é diretamente proporcional ao nível de resistência, o nível de dissipação de potência do dispositivo será menor para os níveis de corrente de operação, além disso, a área de contato entre o canal e a região n é consideravelmente aumentada pela construção vertical, contribuindo para a redução do nível de resistência e para o fluxo de corrente entre as camadas dopadas. Há também dois caminhos de condução entre o dreno e a fonte, tornando maior a especificação de corrente para o dispositivo. Devido a todas essas características, o dispositivo suporta correntes de dreno da ordem de ampères, e níveis de potência que ultrapassam 10W.
Resumindo: Comparando com o MOSFET planar disponível comercialmente, o FET VMOS apresenta nível de resistência do canal menor e especificações de corrente e potência maiores. Possui um coeficiente de temperatura positivo que diminui a possibilidade de um disparo térmico, logo se a temperatura do dispositivo aumentasse devido a condições externas, os níveis de resistências aumentariam, causando uma redução na corrente de dreno já o mesmo não ocorre para um disparo convencional, portanto, coeficientes de temperaturas negativos resultam em uma redução dos valores de resistência com o aumento da temperatura, e conseqüentemente, o fluxo de corrente eleva-se, causando uma instabilidade e um possível disparo térmico. Os níveis reduzidos de armazenamento de cargas proporcionam períodos de chaveamento mais rápidos, quando comparados aos períodos obtidos para a construção planar convencional e esse período chega a ser metade do período encontrado num transistor bipolar.
POLARIZAÇÃO DOS FET
Faremos inicialmente uma analogia entre as possíveis polarizações do TR e seus respectivos equivalentes com os FET’s obedecendo aos termos dos seus terminais:
 TR FET’s
Polarização com realimentação do emissor Pol.com real. da fonte (não funciona)
Polarização de emissor com duas fontes Polarização da fonte com duas alimentações 
Polarização com realimentação do coletor Pol.com real. do dreno (não funciona)
Polarização da base Polarização da porta
Polarização por divisor de tensão Polarização por divisor de tensão
Base aterrada (não funciona) Autopolarização, a porta é aterrada
a)A polarização da fonte com duas alimentações não são muito utilizadas devido ao fato de necessitar de uma fonte simétrica.
b)A polarização da porta é a pior forma para polarizar os FET’s, pois teríamos variações de IDSS e Vp, trazendo instabilidade no sistema.
c)A polarização por divisor de tensão pode ser utilizada, mais não é a principal forma de polarização, mesmo sendo estável.
d)A autopolarização é a mais utilizada devido a sua simplicidade e estabilidade.
Podemos observar pela fig.29d que RG está aterrado, logo a tensão VG= 0 e portanto vamos ter uma tensão de polarização VGS devido a corrente ID que passa por RS e produz uma realimentação negativa, com o aumento de ID aumenta a tensão sobre o RS e VGS, estreitando o canal e portanto reduzindo novamente a corrente ID, por isso o nome de autopolarização.
Com o auxilio da curva de transferência dos FET’s podemos desenhar a reta de autopolarização, que é a reta de RS cuja malha de entrada obtém-se:
-VGS = RS ID – RG IG
Devido a alta impedância de entrada temos IG 0A -VGS = RS ID
Na saída : VDD = RD IDQ + VDSQ + RS IDQ
Determinação das resistências de polarização:
1. Quando conhecidos o ponto Q: RS = -VGSQ / IDQ
 RD = (VDD – VDSQ + VGSQ) / IDQ
2. Conhecidos pelo manual do fabricante os valores max. e min. de IDSS e VP
RSmax = -VPmax / IDSSmax RSmin = -VPmin / IDSSmin , utilizamos um valor de RS intermediário comercial e calculamos pela formula acima RD
ANÁLISE DOS FET’s PARA PEQUENOS SINAIS
Os dispositivos FET podem ser empregados para montagem de circuitos amplificadores, proporcionando ganho de tensão com uma impedância de entrada muito alta. Tanto o dispositivo JFET quanto o MOSFET de depleção podem ser utilizados como amplificadores, com ganhos de tensão próximos entre si. O circuito com MOSFET de depleção, entretanto, apresenta uma impedância de entrada muito mais alta do que o circuito semelhante com JFET.
Enquanto o dispositivo TBJ controla uma alta corrente de saída Ic por meio de baixa corrente de entrada IB, o dispositivo FET controla uma corrente de saída ID por meio de baixa tensão de entrada VGS. O circuito equivalente AC do FET é basicamente mais simples do que do TBJ onde se verifica um ganho de corrente beta e para o FET uma transcondutância gm.
Para desenvolver a análise AC de um circuito utilizando dispositivos FET, precisamos, primeiro, obter um circuito equivalente AC parao dispositivo. O modelo do circuito a ser utilizado é aplicável a vários tipos de dispositivos FET. A característica mais importante da operação AC do FET é que uma tensão AC aplicada aos terminais porta-fonte do dispositivo controla a corrente entre os terminais dreno-fonte.
Podemos considerar este controle como uma condutância (corrente dividida pela tensão) de transferência (de um ponto do circuito para outro), ou parâmetro de transcondutância gm normalmente definido por:
 gm = _IDS . Eq.1 
 VGS 
Para um dispositivo FET, o valor de gm pode ser obtido da equação de Shockley
 Eq.2 gm = gmo ( 1 – VGS ) e gmo = 2IDSS Eq.3
 VP |VP| 
O valor fixo de gmo é a transcondutância do FET no ponto de polarização VGS = 0V, e representa a máxima transcondutância do dispositivo. O valor de gmo não varia para um mesmo dispositivo, e não é afetado pela escolha do ponto de polarização. 
A Fig.31 nos demonstra que gm representa a inclinação da curva de transferência no
 
ponto de polarização dc (ponto Q). Lembre que gm representa o quanto ID varia devido a uma variação da tensão VGS – por isso ele indica a inclinação da curva. Em qualquer ponto de polarização na região de operação, o valor obtido de gm é menor do que o valor de gmo. O maior valor de gm é definido pela Eq.3 como sendo igual a gmo, e ocorre no ponto de polarização VGS = 0V.
Descrição gráfica de gm - o valor de gm pode ser obtido em um ponto de polarização particular, por meio da Eq.2 ou graficamente, pela inclinação da curva de transferência em um ponto de polarização dc.
Modelo ideal CA para JFET
 
A fig.33 mostra um circuito equivalente ca simples para um JFET, onde RGS é a resistência entre porta e fonte de valor muito alto da ordem de dezena a centena de megohms. O dreno funciona como uma fonte de corrente com um valor gmvgs e se conhecermos esses valores poderemos calcular a corrente de dreno ca. Esse modelo é uma primeira aproximação porque ele não inclui a resistência interna da fonte de corrente, a capacitância etc., logo para baixas freqüências , podemos usar esse modelo ca simples. 
 Fig.32 - Amplificador
 Fonte Comum
VDD
 Fig.33 – Modelo Simplificado do Amplificador FC
Dadas as curvas características de transferência e de saída do JFET BF256C, projetar um amplificador fonte comum com a seguinte condição de trabalho: ID = 7,5mA 
Resolução - pelo gráfico acima obtemos: ID = 7,5mA; VGS = -1,7V; VP = 7V; IDSS = 14,5mA, e supondo RG2 = 10K e VG = 1V, obtemos:
RG1 = RG2 ( VDD – VG ) = 10K ( 30 – 1 ) RG1 = 290 K
 VG 1
Valor comercial RG1 = 300K 	
VGS = VG - VS -1,7 = 1 – VS , logo VS = 2,7V
RS = VS / ID = 2,7 / 7,5m RS = 360
VDS = VD – VS 15 = VD – 2,7 VS = 17,7V
VRD = VDD – VS = 30 – 17,7 = 12,3
RD = VRD / ID = 12,3 / 7,5m RD = 1K6
Simulando com o Multisim 2000 obtive os seguintes valores:
VG = 0,97V ; VGS = -1,54V ; ID = 6,96mA e VDS = 14,96V
Recalculando os valores obtemos: VS = 2,54 RS = 2,54 / 6,96m = 360 ;
VD = 17,54V ; VRD = 12,46 ; RD = 12,46 / 6,96m = 1K8
	
 
Ze = 300K // 10K = 9K7
Zs = RD = 1K8 gm = ID / VGS = 6,96m / 1,54 = 4,52 mS
A = -gm x Zs = 4,52m x 1K8 = 8,14
VL = (AxVGS) x RL = ( 8,14 x 10m ) x 1K VL = 29 Vp
 RL + Zs 1K + 1K8
Com o osciloscópio virtual do software Multisim obtemos:
 VL = 26,6Vp
MULTIPLEXAÇÃO
A figura acima representa um multiplexador (muitas entradas e uma saída) analógico, ou seja leva um sinal da entrada até a saída e cada JFET funciona como uma chave de um pólo sem retorno. Seu funcionamento consiste, se aplicarmos aos sinais de controle V1, V2 e V3 um sianl mais negativo que em relação a VGS(off), serão bloqueados mas se aplicarmos a um deles um sinal igual a zero, será transmitido o sinal da entrada para a saída.
21
Vg
Rig
C1
Rg1
Rg2
Q1
Rd
Rl
Rs
C2
C3
Vg
Rig
Rg1
Rg2
Rd
Rl
Rgs
gmVgs
Rg1
300kohm
Rg2
10kohm
Rs
360ohm
Vdd
30V
Q1
BF256C
XMM1
XMM2
XMM3
XMM4
Rd
1.8kohm
Vdd
30V
Q1
BF256C
Rg2
10kohm
Rg1
300kohm
Rd
1.8kohm
Rs
360ohm
C1
1uF
C2
1uF
C3
100uF
Rl
1.0kohm
Vg
10mV 1kHz 0Deg
A
B
T
G
XSC1