Conequência de Acessos: Leitura do endereço 0 Escrita no endereço 1 (B -> b) Leitura do endereço 2 Escrita no endereço 3 (D -> d) Leitura do endere...

Conequência de Acessos: Leitura do endereço 0 Escrita no endereço 1 (B -> b) Leitura do endereço 2 Escrita no endereço 3 (D -> d) Leitura do endereço 4 Escrita no endereço 5 (E -> e) Leitura do endereço 6 Estado Inicial: Memória RAM (tamanho do bloco = 3): Bloco 0: [A, B, C] (branco) Bloco 1: [D, E, F] (cinza) Bloco 2: [G, H, I] (branco) Memória Cache (tamanho do bloco = 3, 2 linhas): Linha 0: [ -, - , - ] (branco) Linha 1: [ -, - , - ] (cinza) Análise da Sequência de Acessos: Leitura do endereço 0: O bloco 0 da RAM é carregado na linha 0 da cache. Resultado da Memória Cache: Linha 0: [A, B, C] (branco) Linha 1: [ -, - , - ] (cinza) Escrita no endereço 1 (B -> b): Não afeta a memória cache, pois é uma escrita e o mapeamento direto não altera o conteúdo da cache. Resultado da Memória Cache permanece o mesmo. Leitura do endereço 2: O bloco 0 da RAM já está na linha 0 da cache, então não há mudanças na cache. Resultado da Memória Cache permanece o mesmo. Escrita no endereço 3 (D -> d): O bloco 1 da RAM é carregado na linha 1 da cache. Resultado da Memória Cache: Linha 0: [A, B, C] (branco) Linha 1: [D, E, F] (cinza) Leitura do endereço 4: O bloco 1 da RAM já está na linha 1 da cache, então não há mudanças na cache. Resultado da Memória Cache permanece o mesmo. Escrita no endereço 5 (E -> e): O bloco 2 da RAM é carregado na linha 0 da cache. Resultado da Memória Cache: Linha 0: [G, H, I] (branco) Linha 1: [D, E, F] (cinza) Leitura do endereço 6: O bloco 2 da RAM já está na linha 0 da cache, então não há mudanças na cache. Resultado da Memória Cache permanece o mesmo. Portanto, o estado final da memória RAM e da memória cache após a sequência de acessos usando o mapeamento direto, sem algoritmo de substituição e considerando a política de escrita é: Memória RAM: Bloco 0: [A, B, C] (branco) Bloco 1: [D, E, F] (cinza) Bloco 2: [G, H, I] (branco) Memória Cache: Linha 0: [G, H, I] (branco) Linha 1: [D, E, F] (cinza)sidere que um computador tem o trecho de memória RAM indicado a seguir e o seguinte trecho da memória cache: Considere que a organização da memória RAM é feita em blocos de tamanho 3, e as cores branca e cinza, na memória RAM, representam os diferentes blocos. Com a memória RAM em blocos de tamanho 3, a memória cache também tem essa capacidade de armazenamento em cada linha. Considere também que a função de mapeamento utilizada pode ser o mapeamento direto e o mapeamento associativo. No mapeamento direto, blocos pares devem ir para a linha par da memória cache, e blocos ímpares devem ir para a linha ímpar da memória cache. No mapeamento associativo, cada bloco da RAM pode ir para qualquer linha da memória cache. Considere também que o algoritmo de substituição a ser utilizado quando a função de mapeamento escolhida for o associativo é o FIFO, que retira as linhas na ordem em que foram inseridas na memória cache. Para a função de mapeamento direto, não é necessário algoritmo de substituição, pois cada bloco deve ir para uma única linha, sendo ela a que será jogada fora. Considere também como política de escrita a write-back e write through, sendo que, no write-back, as escritas dos dados vão para a memória principal quando o dado é tirado da memória cache; já, no write-through, as escritas são realizadas na cache e na memória principal. De acordo com estas características: função de mapeamento (direto x associativo), algoritmo de substituição (inexistente x FIFO) e política de escrita (write-back e write-through), mostre como estarão memória RAM e memória cache após a sequência de acessos mostrada a seguir: OBSERVAÇÃO: considere ainda que as escritas modificam o dado de maiúsculo para minúsculo (ou de minúsculo para maiúsculo).