Suponha que você precise projetar um circuito de quatro entradas representado pelo mapa de Karnaugh abaixo. Qual é a menor equação lógica que representa o circuito a ser projetado? Assinale a opção correta:
¯̄¯̄¯̄xy + ¯̄¯̄̄ ¯̄zw + ¯̄̄z
¯̄̄z + ¯̄x̄
y. ¯̄̄z. ¯̄¯̄w.x. ¯̄̄z.w + ¯̄x̄. ¯̄̄y.w + ¯̄x̄. y. z
¯̄¯̄w. ¯̄x̄. y + ¯̄̄z.x. y + ¯̄̄z.w. ¯̄̄y + z. ¯̄x̄
¯̄x̄. z + ¯̄x̄. ¯̄̄y.w + ¯̄̄z.w
¯̄¯̄¯̄xy + ¯̄¯̄̄ ¯̄zw + ¯̄̄z
¯̄̄z + ¯̄x̄
y. ¯̄̄z. ¯̄¯̄w.x. ¯̄̄z.w + ¯̄x̄. ¯̄̄y.w + ¯̄x̄. y. z
¯̄¯̄w. ¯̄x̄. y + ¯̄̄z.x. y + ¯̄̄z.w. ¯̄̄y + z. ¯̄x̄
¯̄x̄. z + ¯̄x̄. ¯̄̄y.w + ¯̄̄z.w
Respostas
Ed 
há 2 anos
Para determinar a menor equação lógica a partir do mapa de Karnaugh, você precisa identificar os grupos de 1s e simplificar a expressão. Infelizmente, sem ver o mapa de Karnaugh, não posso fornecer a resposta exata. Mas, em geral, você deve: 1. Identificar os grupos de 1s (pares, trios ou quádruplos). 2. Escrever a expressão correspondente a cada grupo. 3. Combinar as expressões para obter a forma mais simplificada. Se você puder descrever o mapa ou os grupos, posso ajudar a simplificar!
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Uma habilidade importante a um profissional na área de circuitos digitais é inferir a funcionalidade de um circuito preexistente. Considere o circuito sequencial mostrado a seguir. Assinale a única alternativa que descreve corretamente a funcionalidade do circuito acima.
A saída é setada quando os valores das entradas são diferentes entre si.
A saída é setada quando os valores das entradas são diferentes do que foram no pulso anterior.
A saída é setada quando as entradas forem diferentes por três pulsos de clock.
A saída é setada quando a entrada A é setada primeiro e depois a entrada B é setada.
A saída é setada quando a entrada B é setada primeiro e depois a entrada A é setada.
Sua equipe projetou um contador de módulo 60 para ser usado num sistema digital para um cliente. O esquemático está abaixo. Para testar esse circuito vocês usaram um pulso de clock com período de 100ns, com bordas de subidas nos instantes 100ns, 200ns, 300ns, etc. A simulação desse circuito durou 1ms, e a entrada “enb” foi alterada nos instantes 399ns, 599ns e 799ns. Ao final da simulação, o valor não era o esperado. Assinale a alternativa que indica a origem do problema.
O projeto do circuito possui um erro, pois as entradas dos dois multiplexadores estão invertidas.
O projeto do circuito está correto, mas o teste está errado, pois sua duração foi muito pequena.
O projeto do circuito possui um erro, pois está faltando um deslocador aritmético à esquerda.
O projeto do circuito está correto, mas o teste está errado pois as entradas do elemento de memória mudaram entre o tempo de setup e o tempo de hold.
O projeto está errado, pois esse é o circuito de um contador binário de 6 bits e não um contador de módulo 60 e o teste está errado, pois se o período é de 100ns, então o tempo entre as bordas leva 200ns.
ado para projetar um sistema digital que precisa que seus circuitos sequenciais mantenham suas saídas estáveis ao longo do pulso de clock. Outro requisito do cliente é que ele opere em frequência máxima. Com base nessas informações, assinale a alternativa que corresponde a tomadas de decisão mais adequadas a esse projeto.
A Para operar na frequência máxima devemos conhecer o atraso da lógica combinacional do circuito, obtido a partir da tabela-verdade da parte combinacional, e para manter as saídas estáveis fazemos a minimização por mapa de Karnaugh.
B Para manter as saídas estáveis projetamos uma máquina de estados de Mealy e para operar em frequência máxima precisamos conhecer o atraso da lógica combinacional.
C As saídas do circuito sempre estarão estáveis ao longo do pulso de clock, de forma que não é necessário cuidado especial no projeto quanto a isso, e para operar em frequência máxima devemos projetar o circuito tempo a menor quantidade possível de elementos de memória, pois são eles que exigem sincronismo por pulso de clock.
D Ambas as solicitações podem ser atendidas realizando o projeto agrupando a lógica de próximo estado e a lógica de saída numa única lógica combinacional, de modo que os atrasos desses dois elementos estejam agrupados e que as saídas possam envolver quaisquer sinais de entrada dessa tabela-verdade.
E Para manter as saídas estáveis projetamos o circuito a partir de duas tabelas-verdade, e utilizamos apenas a tabela-verdade da lógica de saída (que tem apenas o estado atual como entrada) para o projeto das saídas. Para operar com frequência máxima devemos conhecer o tempo de setup e o atraso das entradas até o clock, o que pode ser conseguido a partir da tabela-verdade da lógica de próximo estado.
Analise o elemento de memória abaixo e o diagrama de temporização de suas entradas, completando o diagrama com a temporização de sua saída. Então assinale a única alternativa que apresenta corretamente os valores de Q nos instantes t1, t2, t3 e t4, respectivamente.
A 1, 0, 0, 1.
B 1, 0, 1, 1.
C 0, 1, 1, 0.
D 0, 1, 0, 0.
E 1, 1, 0, 0.
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