Grátis: A implementação em VHDL de acesso a arquivos de texto utiliza o pacote TEXTIO. Os tipos usados para: 1 – Declarar um arquivo texto. 2 – Declarar um... – Questões Respondidas

Lógica de Programação

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A implementação em VHDL de acesso a arquivos de texto utiliza o pacote TEXTIO. Os tipos usados para: 1 – Declarar um arquivo texto. 2 – Declarar uma variável para realizar a leitura ou escrita no arquivo texto. São, respectivamente:

A STRING e CHARACTER
B TEXT e LINE
C TEXT e CHARACTER
D STRING e LINE
E FILE e LINE

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Para responder à sua pergunta sobre a implementação em VHDL utilizando o pacote TEXTIO, vamos analisar as opções apresentadas. 1. Para declarar um arquivo texto em VHDL, utilizamos o tipo TEXT. 2. Para declarar uma variável que será utilizada para realizar a leitura ou escrita no arquivo texto, utilizamos o tipo LINE. Agora, vamos analisar as alternativas: A) STRING e CHARACTER - Incorreto, pois não são os tipos usados para arquivos de texto. B) TEXT e LINE - Correto, pois TEXT é usado para declarar o arquivo texto e LINE para a variável de leitura/escrita. C) TEXT e CHARACTER - Incorreto, pois CHARACTER não é usado para a variável de leitura/escrita. D) STRING e LINE - Incorreto, pois STRING não é usado para declarar um arquivo texto. E) FILE e LINE - Incorreto, pois FILE não é o tipo correto para arquivos de texto em VHDL. Portanto, a alternativa correta é: B) TEXT e LINE.

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Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada. Os comandos sequenciais ficam em 3 regiões de código específicas, que são:

Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada.
Os comandos sequenciais ficam em 3 regiões de código específicas.
A PROCESS, FUNCTION, COMPONENT
B PROCESS, PACKAGE, PROCEDURE
C PROCESS, FUNCTION, PROCEDURE
D FUNCTION, PROCEDURE, BLOCK
E FUNCTION, PROCESS, MAP

Para implementar uma ULA em VHDL por meio de codificação sequencial podem ser utilizadas descrições com e sem aninhamento. As duas estruturas que podem ser utilizadas em ambos os casos são:

A IF ELSE e DO WHILE
B WITH SELECT e CASE WHEN
C IF ELSE e FOR LOOP
D IF ELSE e CASE WHEN
E IF ELSE e WITH SELECT

Sobre a operação do microprocessador VHDL apresentado na Aula Teórica 6. Dadas as seguintes sentenças: I – Algumas instruções são divididas em dois passos, como a instrução LDiA,n. II – O registrador Ir armazena a instrução que foi obtida no ciclo de escrita. III – Na instrução LDiA,n o primeiro passo é ler o dado do endereço formado por Pg&Ir[3..0] e armazenar no registrador Aux. IV – O registrador St é semelhante ao Pc, mas usado para sub-rotinas. Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:

A V, F, V, V
B F, V, V, V
C F, F, V, V
D V, V, F, F
E V, F, F, V

A entidade de projeto (design entity) é composta de duas partes, a primeira é a declaração da entidade e a segunda é a sua arquitetura. As palavras-chave da linguagem VHDL empregadas na criação de uma estrutura mínima para a declaração da entidade, na ordem em que se apresentam, são:

A ENTITY, OF, IS, END
B ENTITY, IS, PORT, END
C ENTITY, OF, PORT, END
D ENTITY, BEGIN, PORT, END
E ENTITY, BEGIN, IS, PORT

Uma máquina de estados controla eventos. O padrão de contagem não necessariamente é uma sequência. Em VHDL a estrutura sequencial que define a transição de estados é:

A IF / ELSE
B CASE/WHEN
C FOR / LOOP
D WITH / SELECT
E WAIT / UNTIL

Atributos em VHDL são informações adicionais associadas a sinais, vetores e tipos. A alternativa que contém apenas os atributos de sinais é:

A ACTIVE, QUIET, INTEGER e STABLE
B ACTIVE, SIGNED, EVENT e STABLE
C ACTIVE, QUIET, EVENT e STABLE
D ACTIVE, QUIET, LOGIC e STABLE
E ACTIVE, QUIET, EVENT e WEAK

Dada a tela de simulação de um gerador de sinal do tipo monoestável a seguir. Considerando as sentenças sobre a análise da operação desse sistema implementado em VHDL: I – A saída é ativada apenas na borda de descida do clock quando o trigger está ativado. II – Eventos de trigger durante a contagem são ignorados. III – Utiliza uma abordagem não redisparável. Está(ão) correta(s) apenas:

A I e II
B I e III
C II e III
D II
E III

Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:

A COMPONENT
B PORT
C PORT MAP
D FUNCTION
E SIGNAL

Contadores em VHDL podem ser implementados utilizando máquina de estados ou utilizando estrutura IF / ELSE sem máquina de estados, sempre utilizando uma entrada de clock ativo por borda de subida ou descida. No caso do contador utilizando estrutura IF / ELSE sem máquina de estados e que permite carregar um valor inicial de contagem, no que diz respeito ao sincronismo com o sinal de clock, o reset é e a carga de dados é __. A opção abaixo que completa corretamente os espaços na ordem em que se apresentam é:

A síncrono ; paralela síncrona
B assíncrono ; paralela assíncrona
C assíncrono ; paralela síncrona
D síncrono ; serial síncrona
E assíncrono ; serial síncrona