para Suponha que você está desenvolvendo um projeto de sistema digital que requer o uso de tipos de dados adequados para representar e manipular sinais em um módulo VHDL. Neste caso, compreender os tipos de dados disponíveis em VHDL é crucial para garantir a correta funcionalidade do módulo. Com base nesse contexto, analise as seguintes afirmações e a relação entre elas: 1. o tipo de dado std_logic_vector é usado para representar vetores de sinais binários em VHDL. PORQUE II. O tipo de dado std_logic_vector é definido no pacote IEEE.std_logic_1164 e é amplamente utilizado na indústria devido à sua versatilidade e compatibilidade. Escolha a opção correta: A As asserções I e Il são proposições verdadeiras e a II é uma justificativa correta da I. B As asserções I e II são proposições verdadeiras, mas a II não é uma justificativa correta da 1. C A asserção I é uma proposição verdadeira, e a II é uma proposição falsa. D A asserção I é uma proposição falsa, e a Il é uma proposição verdadeira. E As asserções I e II são proposições falsas