Relatório Experimento 04 (LCL)

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Universidade Federal de Campina Grande - UFCG 
Centro de Engenharia Elétrica e Informática - CEEI 
Departamento de Engenharia Elétrica - DEE 
 
Nome: Ricardo Ferreira dos Santos Silva 
Email: ricardo.silva@ee.ufcg.edu.br 
 
Disciplina: Laboratório de Circuitos Lógicos 
Professora: Fernanda Cecília Correia Lima Loureiro 
 
 
Experimento 4 – Sistema Detector de Paridade e Bloco Lógico Universal 
 
 
Objetivo 01 
Especificação, implementação e verificação do funcionamento de um sistema de 
Detecção de Paridade, como uma função lógica de quatro variáveis, inicialmente usando 
portas lógicas e, em seguida, com o projeto realizado a partir de um multiplexador 8:1, 
utilizado como Bloco Lógico Universal. 
Expressão Lógica 01 
 
 O detector de paridade deve detectar um numero par de entradas em nível alto 
(quando tiver bits 1 em suas entradas), então ele só colocará a saída em nível alto quando 
detectar entradas em alto nível em pares. Assim fazendo a tabela para essas situações, 
podemos obter a expressão lógica abaixo, e assim fazer o bloco lógico do detector (Fig. 01). 
 
Expressão Lógica do Detector de Paridade Par 
 
Y = (�̅�.�̅�.𝐶̅.D0) + (�̅�.B.C.D3) + (A.�̅�.C.D5) + (A.B.𝐶̅.D6) 
 
 
Tabela Verdade do Detector de Paridade 
 
D A B C Y 
1 0 0 0 1 
0 0 0 1 0 
0 0 1 0 0 
1 0 1 1 1 
0 1 0 0 0 
1 1 0 1 1 
1 1 1 0 1 
0 1 1 1 0 
 
 
Expressão Lógica do MUX 8:1 
 
Z = (𝑆2̅̅ ̅.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I0) + (𝑆2̅̅ ̅.𝑆1̅̅ ̅.S0.I1) + (𝑆2̅̅ ̅.S1.𝑆0̅̅ ̅.I2) + (𝑆2̅̅ ̅.S1.S0.I3) + (S2.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I4) + 
(S2.𝑆1̅̅ ̅.S0.I5) + (S2.S1.𝑆0̅̅ ̅.I6) + (S2.S1.S0.I7) 
 
 
Tabela Verdade de Mux 8x1 
 
Entradas de Dados Entradas de 
Seleção 
Saída 
I7 I6 I5 I4 I3 I2 I1 I0 S2 S1 S0 Z 
0 0 0 0 0 0 0 1 0 0 0 1 
0 0 0 0 0 0 1 0 0 0 1 1 
0 0 0 0 0 1 0 0 0 1 0 1 
0 0 0 0 1 0 0 0 0 1 1 1 
0 0 0 1 0 0 0 0 1 0 0 1 
0 0 1 0 0 0 0 0 1 0 1 1 
0 1 0 0 0 0 0 0 1 1 0 1 
1 0 0 0 0 0 0 0 1 1 1 1 
 
 
 
 
Circuito 01 
 
 
Figura 01 – Detector de Paridade Par. 
 
Fonte: Logisim 
 
 
 
 
Figura 02 –Mux 8x1. 
 
Fonte: Logisim 
 
 
 
 
Figura 03 – Detector de Paridade Par Com Mux 8x1 (Simplificado). 
 
Fonte: Logisim 
 
 
 
 
Figura 04 – Detector de Paridade Par Com Mux 8x1 (Completo). 
 
Fonte: Logisim 
 
 
Aplicações 
Detectar erros em transmissões de sinais para minimizar erros. 
Questionamentos 
 Comparando as seguintes funções: 
 
Y = (�̅�.�̅�.𝐶̅.D0) + (�̅�.B.C.D3) + (A.�̅�.C.D5) + (A.B.𝐶̅.D6) 
 
Z = (𝑆2̅̅ ̅.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I0) + (𝑆2̅̅ ̅.𝑆1̅̅ ̅.S0.I1) + (𝑆2̅̅ ̅.S1.𝑆0̅̅ ̅.I2) + (𝑆2̅̅ ̅.S1.S0.I3) + (S2.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I4) + 
(S2.𝑆1̅̅ ̅.S0.I5) + (S2.S1.𝑆0̅̅ ̅.I6) + (S2.S1.S0.I7) 
 
Para que as funções Z e Y sejam equivalentes, temos que na função Z, os termos abaixo, 
devem ser nulos (excluídos), e apenas os termos semelhantes da função são deixados. 
(𝑆2̅̅ ̅.𝑆1̅̅ ̅.S0.I1) 
(𝑆2̅̅ ̅.S1.𝑆0̅̅ ̅.I2) 
(S2.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I4) 
(S2.S1.S0.I7) 
 
Então, a expressão da função Z ficará da seguinte forma: 
 
Z = (𝑆2̅̅ ̅.𝑆1̅̅ ̅.𝑆0̅̅ ̅.I0) + (𝑆2̅̅ ̅.S1.S0.I3) + (S2.𝑆1̅̅ ̅.S0.I5) + (S2.S1.𝑆0̅̅ ̅.I6)