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Impacto da injeção de falha baseada em RF em osciladores de cristal do tipo Pierce sob testes padrão EMC em microcontroladores A. Olmos1, A. Vilas Boas2 ER da Silva3, JC Silva3, e R. Maltione3 Divisão de Microcontroladores Freescale Semiconductor Austin, EUA1/ Campinas, Brasil2 Autor de contato: Alfredo.Olmos@freescale.com Divisão de Concepção de Sistemas de Hardware Centro de Tecnologia da Informação Campinas, Brasil3 Autor de contato: Ricardo.Maltione@cti.gov.br Abstrato—Os osciladores de cristal geralmente são implementados usando a configuração Pierce ¶ devido à sua alta estabilidade, pequena quantidade de componentes e fácil ajuste. Com o desenvolvimento da tecnologia e a redução do dispositivo, os osciladores embarcados em microcontroladores modernos incluem todos os componentes de rede integrados no chip para atender a projetos econômicos que suportam cristais e ressonadores cerâmicos. Este fato torna o oscilador mais sensível à carga da rede de realimentação e desvios relacionados às proteções ESD exigidas nos pinos de E/S de cristal externos. Aplicações robustas como industriais, automotivas, biomédicas e aeroespaciais requerem testes agressivos de qualificação de EMC onde a interferência de RF de alta potência é injetada causando jitter, desvio de frequência ou até mesmo corrupção do relógio que se traduz em falhas graves no nível do sistema. Este trabalho discute o impacto da interferência de RF em osciladores de cristal. Uma análise teórica do fator de carga é proposta e comparada com resultados experimentais obtidos de um veículo de teste de silício CMOS de 0,35μm. Por fim, é apresentada uma estratégia de teste para microcontroladores e SoCs complexos. conduzir uma pequena corrente. Esses osciladores podem ser configurados para gerar um sinal de clock altamente preciso com algumas dezenas de ppm/o Estabilidade C, necessária para funções de precisão como: temporizadores de captura de entrada para medição de período; geração de período para atraso, temporização e agendadores; comparação de tempo limite para PWM, watchdog, etc.; e definir as taxas de conversão A/D e D/A. O excelente desempenho dos osciladores de cristal Pierce é seriamente afetado se usados em aplicações sob poderosa interferência de radiofrequência (RF). Assim, esta solução econômica pode ser perturbada com uma alta probabilidade de ocorrência de erros graves ou simplesmente parar de trabalhar em casos extremos. A literatura relata vários efeitos da interferência de RF prevendo falhas induzidas em circuitos complexos. Por exemplo, em [8] é apresentado um trabalho interessante sobre o modo multi-oscilação causando bloqueios de oscilação. As referências [6-11] realizam análises quanto às fontes gerais de ruído considerando aspectos como fase e 1/fruído [6,9], jitter [10] e ruído de substrato [11]. Trabalhos relatados relacionados à interferência de RF estão focados em efeitos perturbadores [12] em circuitos digitais causados por mudança no ponto de desarme do inversor e atrasos induzidos em portas lógicas [9,10]. As referências [12-14] analisam aspectos da interferência de RF sendo aplicada em circuitos analógicos, como comparadores (ou op-amps) e referências de tensão/corrente através das mudanças em seus pontos de polarização [6,7]. Alguns outros aspectos relacionados à suscetibilidade à interferência em CIs são apresentados em [9] dependendo da severidade do método de ensaio (ie, IEC 62132). Com relação exclusivamente aos osciladores, o método proposto em [19] para interferência de RF é mais apropriado para osciladores não harmônicos. As referências [21, 22] exploram os efeitos do baixo nível de interferência de RF. Portanto, Palavras-chave – Crystal Oscillators, RF Fault Injection, EMC. eu. euNTRODUÇÃO Durante várias décadas o oscilador Pierce ¹ [1,2] tem sido amplamente utilizado para construir circuitos de clock para microcontroladores (MCUs) e vários Systems on Chip (SoC). Na configuração usual, o cristal é frequentemente montado próximo aos pinos do clock do MCU com uma pequena rede composta por dois capacitores (C1e C2) aterrado, e um resistor conectado em paralelo com o cristal; o resistor destina-se a controlar a corrente de acionamento de cristal e evitar sobrecarga e distorção do sinal em harmônicos de alta ordem. Esta configuração garante grande estabilidade se bem projetada usando cristais ou ressonadores cerâmicos. Também é fácil de ajustar alterando os componentes da rede de feedback de acordo com os parâmetros do fabricante. O presente trabalho examina o impacto da interferência e carregamento na rede de realimentação dos osciladores Pierce ¶ e sua influência na precisão da frequência, incluindo jitter e modulação, bem como mecanismos de falha que podem causar perturbações sob potência de RF extremamente alta aplicada na faixa de ressonância do substrato (que é dado ajustando a indutância L do substratoSUB com as capacitâncias da junção parasita). Com o encolhimento da tecnologia e o uso extensivo de MCUs em aplicações econômicas, o mercado de componentes de rede on-chip brilhou, mesmo em ambientes ruidosos, como industriais e automotivos [3-7]. Desta forma, para manter um projeto econômico, os capacitores de carga são menores e às vezes comparáveis às capacitâncias do pad de E/S ou à capacitância associada às estruturas ESD usadas para proteger os pinos. Este trabalho está organizado da seguinte forma: as Seções I e II estudam brevemente o efeito da interferência de RF em osciladores de cristal Pierce ¶, para identificar fontes e caminhos de interferência, o impacto na frequência e estabilidade, e diversas condições de falha em aplicações. A Seção III descreve uma análise teórica Além disso, as restrições de gerenciamento de energia para aplicações de baixa potência exigem que o amplificador de feedback de cristal opere em níveis de corrente muito baixos, fazendo com que o cristal também Este trabalho foi parcialmente patrocinado pela FAPESP e CNPQ/Brasil - - - - - - - Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. Traduzido do Inglês para o Português - www.onlinedoctranslator.com https://www.onlinedoctranslator.com/pt/?utm_source=onlinedoctranslator&utm_medium=pdf&utm_campaign=attribution Figura 1. (A) oscilador de cristal Pierce ¶, e (B) seus principais parasitas. Figura 3. Parasitos de proteção ESD considerados na análise de interferência de nós: (A) Proteção baseada em trilhos; e (B) proteção baseada em PAD. Figura 2. Modelo de cristal equivalente incluindo fundamental, harmônicos e modos de oscilação espúrios. Figura 4. Caminho de acoplamento de interferência para a entrada do amplificador de realimentação. introduzindo um novo parâmetro de fator de carga que ajuda a entender como a rede de realimentação contribui no processo de interferência. A seção IV verifica a hipótese por simulação sobre os mecanismos de falha identificados. Por fim, a Seção V apresenta resultados experimentais e apresenta uma metodologia para testes. Basicamente, existem dois esquemas de proteções ESD conforme descrito em [4]. A Fig. 3 mostra o corte transversal destas estruturas destacando os principais desvios a elas associados. Em relação à faixa de frequência de oscilação para cristais operando no modo fundamental, e desde LS1for maior que as indutâncias parasitas, é razoável concluir que o caminho principal de interferência ocorre através de capacitâncias parasitas que podem ser comparáveis às capacitâncias de carga presentes na rede de realimentação. Observe que a maioria dos MCUs tem uma porção analógica reduzida em contraste com a parte digital. Portanto, o esquema baseado em trilho é preferível às proteções baseadas em almofadas. Assim, o principal caminho para a interferência é através dos diodos (para Pbulk e para o substrato) via capacitâncias reversas. Essa interferênciaocorre antes de atingir o limite necessário para ter um efeito de retificação do sinal de interferência pelos diodos de proteção operando tanto no modo de polarização direta quanto reversa. II. RFINTERFERÊNCIA EM OSCILADORES DE CRISTAL PERFURAÇÃO O circuito básico do oscilador Pierce é baseado em um único transistor acionado por uma fonte de corrente para implementar um amplificador inversor. Isso pode ser realizado também usando um inversor sem buffer como mostrado na Fig. 1A. Uma implementação com componentes de rede no chip é mostrada na Fig. 1B. Em implementações práticas de MCU, os componentes externos são usados de acordo com os parâmetros do fabricante do cristal ou do ressonador cerâmico. O modelo de cristal mostrado na Fig. 2 mostra os principais elementos (LS1, CS1- responsável pela frequência de oscilação fundamental), as componentes espúrias (LSK, CSK) e os outros harmônicos harmônicos (LSN, CSN- restrito a 5ºna prática) [8]. Desta forma, a análise começa modelando a interferência através de Z Ccaminho (que corresponde ao substrato, sinalizador de matriz, bulk well e parasita ESD) aplicado à entrada do amplificador de realimentação conforme mostrado na Fig. 4. Com base neste modelo, existem dois mecanismos de falha de acordo com o nível de interferência: O presente trabalho estudará o desvio na frequência fundamental causado pela carga, assumindo que o fator Q do circuito oscilador é suficiente para mantê-lo travado próximo à fundamental, embora ainda seja suscetível à interferência de RF. A) Nível de interferência baixo a médio Mecanismo de falha: Desvio do ponto de carregamento e disparo Condição: |VSub-RF| <VDD/kVD(k - 2),A Fig. 1B também ilustra as estruturas ESD relacionadas com os pads de E/S XTAL1 e XTAL2 que fornecem a interface entre o chip e os componentes externos. Neste caso a interferência de RF acoplada via ZCimpedância afetará o valor médio do ponto de desarme do amplificador do inversor Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. (considerando um inversor lógico) ou alterando o ponto de polarização que refletirá nas condições de estabilidade do loop. O desvio de frequência devido ao deslocamento do ponto de disparo e jitter será induzido. retificação) causando alteração expressiva no ganho em malha fechada com geração de harmônicos que serão processados pelo amplificador. Observe que quando VNatinge um dos limites do inversor, o sistema entra em colapso e a oscilação para. B) Alto nível de interferência Mecanismo de falha: Retificação e corrupção do relógio Condição: |VSub-RF| - VDD/kVD(k - 2) Conforme discutido anteriormente, quando a interferência está sob o caso (A), não é fácil prever o desvio de oscilação de maneira fácil. Um método possível é analisar os efeitos na rede de realimentação do ponto de vista do carregamento. Como o oscilador Pierce trabalha com reatância positiva [5], a relação entre os elementos de ressonância paralelo e série deve ser explorada. Nesse caso, a interferência de RF agora tem amplitude suficiente para colocar as proteções ESD na região de polarização direta. Assim, fenômenos de retificação ocorrerão e as capacitâncias de carga aumentarão o valor médio na entrada do amplificador inversor (mudança de ponto de desarme, considerando um inversor lógico) levando-o para fora da região de operação linear até atingir um dos limites para chavear sua saída para um estado permanente. A frequência de oscilação para o modo série depende apenas da capacitância CS1e indutância LS1, e é dado por: 1 fOSCSERIESO primeiro mecanismo de falha é muito importante porque pode causar erros inesperados no sistema. Não é facilmente identificado e não pode ser previsto ou corrigido. O segundo mecanismo de falha é claramente fácil de identificar, pois ocorre um problema grave no sistema; por exemplo, durante o teste de Injeção Direta de Energia (DPI) quando o equipamento está procurando o ponto de máxima suscetibilidade. A próxima seção propõe uma análise inovadora baseada em uma nova definição de fator de carga para correlacionar o desvio de frequência com o carregamento induzido pela interferência de RF. (3)2- euS1CS1 A frequência de oscilação para o modo paralelo é afetada pela capacitância do cristal paralelo (C0) e a capacitância de carga associada à rede de realimentação. Pode ser expresso por: 1 fOSCPARALELO C0 Ceu (4)2- euS1CS1CS1 C0 Ceu A capacitância de carga (Ceu) é composto pela capacitância equivalente nos nós 1 e 2 (C1e C2em série), a capacitância parasita (C DISPERSO), e a capacitância parasita inter-pin-out da unidade do dispositivo (alguns autores também incluem a capacitância parasita inter-trilhas da placa). Assim, C.eué: III. EUANÁLISE DE NTERFERÊNCIA ATRAVÉS DO FATOR DE CARGA Uma análise de interferência da injeção de RF nos nós do circuito da Fig. 4 considera o ruído acoplado apenas nos nós sensíveis. A interferência de RF é representada por (VRF, ZRF) acoplado ao nó N via ZC(ou seja, acoplamento de substrato) ou via ZF(ou seja, bandeira ou “die pad”) onde VRFe VXsão sinais complexos. Assumindo que essas fontes podem ser expressas por suas complexas séries de Fourier como: Ceu C12 CDISPERSO Cvocê (5) onde C12É dado por: C C1 C12 1C2 (6)C2 VRF( t) A ejn - t,VX(t) A eJN - t,- 2- TRF X 2-f (1) A relação entre a frequência de oscilação dos modos paralelo e série é encontrada combinando as Eqs. (3) e (4):n n a corrente no nó N é dada por IN=euX+euRFonde euX representa o componente de operação normal e IRFo componente de interferência. Aplicando a análise de interferência descrita em [11], o VNtensão pode ser expressa usando uma constante média 1/T com T>TRFem relação ao deslocamento devido à interferência de RF como: C fOSCPARALELO fOSCSERIES 1 S1 (7)(C0 Ceu) A expressão (7) mostra que o modo ressonante paralelo ocorre muito próximo da frequência de oscilação do modo série, e sua proximidade é afetada pelas condições de carga. Portanto, o termo dentro da raiz é muito pequeno. Alguns autores [5] expandem este termo na série de Taylor desconsiderando termos de alta ordem, obtendo a seguinte aproximação: ~VN(-) ~SXVX(-) ~SCVRF(-) (2) Onde está aXe SCsão constantes para uma certa frequência e VX e VRFsão tensões médias. Observe que o amplificador foi modelado como H( ). Este sinal retorna ao nó N através da rede de feedback representada por F( ressonador. CS1 fOSC fOSC 1 (8)PARALELO SERIES 2(C0 Ceu)) que inclui o cristal A expressão (8) é precisa o suficiente para descrever a dependência de frequência com centenas de ppm de desvio. Agora, substituindo Ceupela Eq. (5), os componentes da rede de feedback podem ser incluídos da seguinte forma: Na condição (A), o bloco H( operando na região linear permitindo oscilação se o ganho da malha for suficiente para garantir o deslocamento de fase global que satisfaça a condição de oscilação [3,5]. Neste caso a interferência afeta o ganho em malha fechada e a posição dos polos. Portanto, pode causar instabilidade e afetar o tempo de inicialização. Na condição (B), o bloco H( ) tem um comportamento não linear (devido a ) pode ser considerado CS1 fOSCPARALELO fOSC 1 (9)SERIES 2C12 C0 CDISPERSO Cvocê Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. Isolando e combinando todos os componentes paralelos em um CP termo, e normalizando a relação com C0pelo parâmetrop: Uma vez que todas as capacitâncias tenham sido normalizadas em relação a C0, substituindo (10) e (19) em (11), resulta: CP C0 CDISPERSO Cvocê (1p)C0 (10) fOSCPARALELO CS1 Eq. (8) pode ser definido em termos de componentes de carga como: 1 (20) fOSCSERIES 2 xC0(1 p)C0 CS1 C12 1 fOSC fOSSERIESC 1 (11)PARAL ELL 2 CP Por álgebra simples, a Eq. (20) pode ser reescrita como: Observe queos capacitores de carga nos nós 1 e 2 podem ser diferentes por imposição de projeto ou incompatibilidade. Assim, pode-se representá-los por: fOSCPARALELO 1 2 1 1) CS11 (21) fOSCSERIES (x p p 1 C0 C2 C1 (12) Eq. (21) fornece a relação entre a frequência de oscilação paralela e série em relação a todos os componentes da rede parametrizados para C0. Da Eq. (21), pode-se extrair umfator de cargatermo (euF) para concatenar toda a influência de carga da rede definida por: onde é a razão entre as capacitâncias. Substituindo a Eq. (12) em (6) para obter C12em termos de C1dá: C1 C1 C1 C1 C12 C1 (13)1 1 2 1 1)p1 euF (22)(x p Definindo o conjunto de capacitâncias associadas ao nó 1 como formado por uma parte fixa (CFIXAR) relacionado a uma capacitância fixa, e uma parte variável CDrelacionado às capacitâncias de junção reversa, então: onde o parâmetro constanteprepresenta a capacitância parasita e do dispositivo, às vezes já computada em C0por alguns fabricantes ou designers. Em designs robustosp<<1, assim, (14) com precisão de ppm suficiente, Eq. (22) reduz-se a:C1 CFIXAR CD 1 2 (x1) 1 1O termo de capacitância fixa inclui o externo (C1EXT), o interno (C1INT), e a capacitância do pad (a capacitância da placa é considerada externa). A relação entre eles pode ser euF (23) Eq. (23) é plotado na Fig. 5 como uma superfície em termos de C2/C1 razão com a capacitância do nó em função de C0.Observe que o fator de carga tem mais variação para umxdevido a grande (15) incrementos de capacitância nos nós 1 ou 2. C2/C1relação introduz variação fraca no fator de carga LF. normalizado em relação a C0pela razãof, Como: CFIXAR C1EXT C1INT CALMOFADA fC0 Nota CDestá relacionado à tensão reversa aplicada às junções nas estruturas de proteção ESD localizadas nos pinos de E/S XTAL1 e XTAL2. Nesta análise, será considerada uma conexão ferroviária típica; os diodos em polarização reversa são conectados ao VDD (por PVOLUME) e para GND (via substrato). A expressão para CDvem depois de [15], mas pode ser normalizado para C0pelo fatorvcomo dado por: Finalmente, a relação entre o modo de oscilação do cristal Pierce ¼ em termos do fator de carga é dada por: fOSC CS1PARALELO 1 euF (24) fOSC C0SERIES Considerando um cristal típico de 4MHz com CS1=54fF e C0=2,9pF, o desvio de frequência pode ser plotado como uma superfícieCJ0CD vc01 VR N (16) função na Fig. 6. Observe que a função mostra o mesmo comportamento1 observado em LF. Observe também que o fator de carga é obtido isolando- o na Eq. (24) e medindo a frequência paralela para avaliar LF, uma vez C0, C S1e a frequência de ressonância em série são especificadas pelo fabricante do cristal: 0 Substituindo (15) e (13) em (16), C1pode ser escrito em termos de C0do seguinte modo: C1 (C1EXT C1INT CALMOFADA)CD (fv)C0 C0 fOSCPARALELO(17) euF 1 (25)CS1 fOSCSERIES Na ausência de qualquer interferência (por substrato ou PVOLUME variação potencial devido a RFI) C1é constante e pode ser simplificado definindox=(f+v), assim: Assumindo que o oscilador está sob interferência de RF, mas o valor médio da tensão do substrato é tal que mantém os diodos operando em polarização reversa (caso A, nenhum fenômeno de retificação no local), e considerandop<<1 com-= 1, o fator de carga se aproxima de: C1 (fv)C0 xC0 (18) Assim, a capacitância entre os nós 1 e 2 pode agora ser dada em termos de C0Como: 1 2 (v 2 f1) 1 euF (26) C12 xC0 (19) Ondevefsão a razão de variação devido ao RFI (de 0,01 a 100) e a razão fixa nos nós cristalinos 1 e 2 em relação a C0,1 Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. Figura 5. Função do fator de carga XTAL. Figura 6. Desvio de frequência sem interferência. Figura 7. Desvio de frequência com interferência. respectivamente. Eq. (26) produz a superfície mostrada na Fig. 7. Neste caso, a razão de frequência é severamente afetada sob forte interferência de RF porque a razão de capacitância de junção CJ/C0 devido à redução da profundidade potencial da barreira. Observe que o desvio é acentuado para C altoX/C0relações (alto valor de capacitância colocado nos nós 1 e 2). Figura 8. (A,B é um A-zoom) VRF= 500mV (3dBm), (C,D é um C-zoom) VRF= 2500mV (20dBm) @ 100MHz, Z = 50 . Comportamento simulado transitório sob vários níveis de interferência de RF Com um nível de potência maior (+18dBm) de interferência de RF injetado no substrato, o nó 1 torna-se suscetível ao mecanismo de retificação até o ponto em que a oscilação cessa, conforme previsto no Caso B Seção II. Este comportamento é mostrado na Fig. 8-C e ampliado na Fig. 8-D. 4. RF-FRESULTADOS DA SIMULAÇÃO DA INJEÇÃO AULT O oscilador da Fig. 1 foi simulado usando um processo CMOS de 0,35μm com modelos de RF adequados para os dispositivos e o substrato. Um inversor simples operando em região linear foi utilizado como amplificador de realimentação. O sinal de interferência de RF foi ajustado para uma frequência de 100MHz com uma fonte de impedância de 50 sendo acoplada ao substrato através de ZC. A bancada de simulação considera todos os elementos da rede discutidos na Seção II. Drivers de saída lógicos também foram adicionados à bancada de testes para analisar a perturbação de RF induzida no clock de saída. V. ERESULTADOS EXPERIMENTAIS Os experimentos relatados aqui foram coletados com um oscilador Pierce implementado em uma tecnologia CMOS de 0,35μm. A implementação do circuito é uma arquitetura típica encontrada em microcontroladores e possui todos os componentes de rede integrados. Componentes de rede externos opcionais podem ser adicionados. A Fig. 9 mostra a fotografia e o layout da matriz, enquanto a Fig. 10 mostra o esquema incluindo a rede de feedback no chip, conexões de almofadas e estruturas ESD. O substrato é acessado diretamente via pad. O veículo de teste compreende um oscilador de cristal autônomo experimental e alguns motoristas para monitorar os sinais. Como o objetivo principal é estudar os efeitos de interferência no bloco oscilador, incluindo o impacto da carga na precisão do relógio, o circuito foi isolado do núcleo do MCU e de outros A Fig. 8-A ilustra os resultados da simulação para um nível de interferência de baixa potência (-10dBm). A injeção de interferência de RF causa superposição de ruído nos nós de cristal 1 e 2. Nenhum distúrbio significativo é observado na tensão do cristal ou na forma de onda da corrente. O problema gerado pela superposição de RF também causa um salto induzido no driver de saída. Este comportamento resulta em instabilidade do clock e jitter, fazendo com que o oscilador perca sua precisão. Observe este comportamento na janela de zoom mostrada na Fig. 8-B. Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. sub-blocos. Normalmente, em um microcontrolador completo, além do oscilador existem também várias funções analógicas e uma interface funcional/ teste para compartilhar pads de E/S com circuitos digitais conforme descrito em [11]. Além disso, o pacote também influencia os resultados dos testes, afetando principalmente o comportamento em frequências mais altas devido aos desvios do quadro de chumbo. Observe que alguns dispositivos SoC complexos podem incluir um barramento de teste analógico interno com recursos de depuração e monitoramento de RF (ATB-RF) durante os testes de conformidade. Atualmente, o teste ATB-RF é feito durante a fase de qualificação do IC, mas não em produção. apropriado para realizar análises nos domínios do tempo e da frequência. Um osciloscópio DSO com software especial realiza análises comportamentais e de jitter, enquanto o analisador de espectro obtém a perturbação nos componentes do espectro e faz a correlação THD. O amplificador de potência de RF é opcional dependendo da potência máxima fornecidapelo gerador de RF. Nos testes de conformidade EMC, é incluído um medidor de potência ROE (não mostrado aqui) para verificar a potência real fornecida ao DUT. Aqui, devido a algumas limitações do equipamento, foi feito um teste preliminar para avaliar o impacto do ROE. O sistema pode ser acionado manualmente ou automaticamente via GPIB. A Fig. 12 mostra a máquina de estado de teste usada para caracterização de DPI usando a opção automática. A medição precisa de alguns cuidados e atenção especiais em relação às etapas de potência de RF aplicadas: no nosso caso, cada passo na fonte de energia de RF foi feito para atingir um nível desejado evitando picos na saída do gerador de RF. O tempo entre os eventos deve ser ajustado considerando o superaquecimento do dispositivo e do cristal durante o teste para minimizar a influência da temperatura nos resultados experimentais. Em resumo, o teste não é fácil e alguma experiência deve ser necessária para completá-lo com sucesso. Como detalhe adicional de configuração, foi empregada a opção de filtro no frequencímetro para captura de frequência e período. A configuração do teste de medição na Fig. 10 detalha as conexões de energia e os pontos de injeção RFI. Para evitar a injeção de energia de RF sobre a fonte de alimentação, um filtro de desacoplamento está incluído. Este filtro adiciona alguns pontos ressonantes no circuito, portanto, a configuração do teste deve ser caracterizada sem DUT para determinar sua influência geral. Apesar de uma fonte de alimentação limpa não estar frequentemente presente em um sistema baseado em microcontrolador, ela é quase padrão em testes de conformidade industrial EMC, pois o objetivo principal é a qualificação EMC. A mesma configuração é frequentemente adotada para depuração e pesquisa de suscetibilidade. Vários experimentos e medições podem ser realizados com esta configuração. Como mencionado anteriormente, o presente trabalho está focado em estudar os efeitos de interferência devido à injeção de RF no substrato, para analisar os efeitos do carregamento. A Fig. 11 propõe um ambiente de caracterização para o teste de injeção de falha de RF (ou teste padrão EMC [12]) e é mais (UMA) (B) Figura 11. Configuração de teste para análise de injeção de falha de RF. Figura 9. (A) Foto do molde e (B) layout do circuito de teste do oscilador Pierce. Figura 10. Circuito de teste do oscilador de perfuração para análise de injeção de falha de RF. Figura 12. Máquina de estado de teste para DPI - análise de injeção de falhas de RF. Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. Figura 13. Resposta transitória para injeção de falhas de RF. Figura 15. Resultado do teste de DPI para injeção de RF no subatrato, (A) configuração com C1 e C2 externos de 10pF, (B) apenas C1 e C2 internos. A Fig. 15 ilustra alguns resultados interessantes quando uma varredura de frequência é feita em vários níveis de potência para verificar o desvio do oscilador em ppm. Na Fig. 15(A) foi utilizada uma configuração convencional do oscilador Pierce com capacitores de carga externos (C1e C2) de 10pF mais uma capacitância parasita de 8pF. Observe a pequena perturbação de alguns ppm na frequência, demonstrando que o oscilador mantém sua precisão apesar do forte nível de interferência. Abaixo de 10 dBm do nível de potência de injeção, os resultados não são tão precisos porque não é fácil isolar os fenômenos da variação do autoaquecimento. Porém, na Fig. 15(B) usando apenas os capacitores internos, o impacto é mais severo e o oscilador perde sua precisão. Observe o grande contraste devido ao efeito de carregamento ESD e outro acoplamento de substrato que introduz um grande desvio na frequência de saída do oscilador. Finalmente, dependendo do nível de potência, o efeito de interferência pode ser causado pelo carregamento (nível baixo, inferior a 10dBm) ou por retificação e corrupção do relógio (nível alto, superior a 10dBm) conforme previsto na Seção II. Figura 14. (A) Desvio de frequência percentual avaliado induzido pela injeção de falha de RF em relação à mudança em Ceucapacitância; (B) Desvio medido para um Injeção de falha de RF de 500MHz Desta forma, um teste de interferência de RF compatível com [12] foi realizado no dispositivo oscilador de cristal Pierce. A Fig. 13 mostra a resposta transiente na saída do oscilador antes e depois da injeção de RF. Observe que o relé de potência de RF (SSR) exige certo tempo para fornecer a potência total à carga. Assim, o tmáximo parâmetro deve ser caracterizado antes (como representado pelo sinal de sincronização do gerador de RF na Fig. 13), para definir o tempo no programa de teste. VI. CINCLUSÃO Este trabalho analisa o impacto da interferência de RF nos parâmetros do oscilador de cristal Pierce, como estabilidade de frequência e desvio, e diversas condições de falha em aplicações. Um método de previsão baseado no fator de carga foi apresentado e diretrizes de projeto foram desenhadas para aumentar a robustez do circuito. A análise teórica foi confirmada por simulações de injeção de RF. Ambos os resultados da teoria e da simulação estão em boa concordância com os dados experimentais. Finalmente, um método de teste e estratégia foram sugeridos para realizar tal caracterização via ATB-RF em dispositivos SoC complexos como microcontroladores, bem como para fins de pesquisa. Um comportamento particular com um sinal CW de RF de 500MHz (frequência de interferência máxima devido ao acoplamento de substrato para esta tecnologia) é mostrado na Fig. 14. A potência é aumentada da região linear para a não linear para verificar o comportamento do oscilador, conforme descrito na Seção II. Observe o desvio de frequência encontrado após o centro da interferência (10 dBm). O deslocamento em amplitude e tempo de atraso em relação ao sinal sem interferência também foram caracterizados. A frequência tem mais variação (comportamento não linear), então a potência injetada aumenta confirmando a previsão dada pela Eq. (3). Uso licenciado autorizado limitado a: UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL. Baixado em 23 de outubro de 2022 às 21:16:39 UTC do IEEE Xplore. Restrições aplicadas. REFERÊNCIAS [12] B. Traa, "Análise de Susceptibilidade de RF de Circuitos Analógicos Integrados Complexos", IEEE Int. Simpósio sobre Compatibilidade Eletromagnética, EMC 2002, Minneapolis, MN, EUA, pp. 987-992, 19-23 de agosto de 2002.[1] GW Pierce, "Sistema Elétrico", EUA. Patente 2.133.642. [2] B. Parzen, "Design of Crystal and Other Harmonic Oscillators", John Wiley & Sons, 1983. [13] F. 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