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A Studocu não é patrocinada ou endossada por nenhuma faculdade ou universidade
ED Relatório 12 pré finalizado
Laboratório de Eletricidade e Eletrônica I (Instituto Federal de Educação, Ciência e
Tecnologia São Paulo)
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Engenharia de Controle e Automação – 3º semestre
Laboratório Integrado- Eletrônica Digital 
Prof. Me. Alexandre de Jesus Aragão
Latch RS, Flip-Flop RS e Flip-Flop JK
Gabriella Miya de Jesus Costa Fujita Prontuário: 1661736
Giovanna Villarrubia Rucci Prontuário: 1667513
Karoline Bitencourt Prontuário: 1666061
Vinícius Nascimento Meneses Prontuário: 1660772 
São Paulo
1º semestre de 2017
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SUMÁRIO
1. INTRODUÇÃO TEÓRICA................................................................................................1
1.1 Latches.........................................................................................................................1
1.1.1 Latch RS................................................................................................................2
1.1.2 Latch RS Controlado.............................................................................................3
1.2 Flip-Flops.........................................................................................................................4
1.2.1 Flip-Flop RS..........................................................................................................4
1.2.2 Flip-Flop JK..........................................................................................................5
2. OBJETIVOS........................................................................................................................6
3. MATERIAIS E EQUIPAMENTOS UTILIZADOS............................................................6
4. PROCEDIMENTO EXPERIMENTAL...............................................................................6
5. RESULTADOS E DISCUSSÕES.......................................................................................8
7. CONCLUSÕES.................................................................................................................15
8. REFERÊNCIAS BIBLIOGRÁFICAS..............................................................................16
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1. INTRODUÇÃO TEÓRICA
Os circuitos de Latch e Flip-Flops fazem parte de um ramo da eletrônica chamado de
circuitos sequenciais. Circuitos sequenciais são compostos por um circuito combinacional e
elementos de memória. As entradas e saídas dos circuitos sequenciais estão conectadas apenas
ao circuito combinacional. Algumas saídas do circuito combinacional são entradas para os
elementos de memória, que recebem o nome de “variáveis do próximo estado”, também
chamadas comumente de “Q futuro”. Já as saídas dos elementos de memórias fazem parte das
entradas para o circuito combinacional, e recebem o nome de “variáveis do estado atual”,
também chamadas comumente de “Q anterior”. Estas ligações entre o circuito combinacional
e os elementos de memória formam o chamado “laço de realimentação”, pois a saída de um
bloco é a entrada para o outro e vice-versa. 
A informação gravada nos elementos de memória em certo instante determina em qual
estado se encontrará o circuito sequencial. Este recebe uma informação em suas entradas, em
conjunto com a informação do estado atual em que se encontra. A combinação entre estes
sinais de entrada e a informação do estado atual determina quais serão os valores das saídas e
os valores do próximo estado. O esquema da figura 1 ilustra essas relações entre as entradas e
saídas de um circuito sequencial. 
Figura 1 – Esquema Lógico de um Circuito Sequencial. 
1.1 Latches 
Os latches são os tipos mais básicos de Flip-Flops. Estes operam por níveis dos sinais de
entrada (por este fato, diz-se que são sensíveis a nível, ou seja, ativam em nível 1 (um) e
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desativam em nível 0 (zero)) e servem de base para a construção dos Flip-Flops mais
sofisticados.
1.1.1 Latch RS
O Latch RS é o latch mais simples existente. Ele pode ser construído utilizando-se de duas
portas NOR de duas entradas, conforme mostrado na figura 2. 
Figura 2 – Esquema de um Latch RS com Portas NOR. 
Analisando-se a figura 1, nota-se que há uma ligação entre uma das entradas de cada
uma das portas NOR e a saída da outra porta (no caso, a saída Q está conectada a um terminal
da porta n2 e a saída Q́ está conectada a um terminal da porta n1). Esta conexão entre as
entradas e as saídas são as realimentações do circuito, as quais são responsáveis pela
propriedade de armazenamento do circuito. 
A análise do sinal na saída Q depende de qual o estado em que seu terminal “nasce”
(termo este utilizado para se referir ao estado inicial que a porta pode se encontrar, sendo este,
no caso do Latch RS, impossível de se determinar conscientemente) ou então do resultado de
alguma combinação anterior de suas entradas, também chamado de Q anterior (Qa). Assim
sendo, com a análise deste estado anterior em conjunto com os sinais presentes na entrada do
Latch, pode-se determinar qual será o próximo estado, também chamado de Q futuro (Qf).
Como o funcionamento deste Latch segue uma determinada sequência, é possível estipular
seu comportamento através de uma tabela verdade, assim como mostrado na tabela 1, cujo Q
futuro corresponde apenas a sua saída Q. Para se obter Q́ , basta complementar a saída Q. 
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Tabela 1 – Tabela Verdade de um Latch RS com Portas NOR.
1.1.2 Latch RS Controlado
O Latch RS controlado é uma espécie de aprimoramento do LatchRS, sendo construído a
partir de um circuito Latch RS simples, onde é colocado um par de portas AND, conforme
mostra a figura 3. 
Figura 3 – Esquema de um Latch RS Controlado.
A entrada C (no caso, a entrada de clock ou, em uma tradução literal, relógio) tem
como objetivo habilitar ou desabilitar o funcionamento do Latch RS. Caso a entrada C
esteja em sinal 0 (zero), o Latch mantém o estado em que se encontra, independentemente
de quais sinais estejam presentes nas entradas R e S. Caso a entrada C esteja em sinal 1
(um), o Latch normalmente, da mesma forma como evidenciado na tabela 1. 
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1.2 Flip-Flops
Os Flip-Flops são circuitos derivados dos Latches. Contudo, sua ativação se dá no
momento de transição do sinal de clock, ou seja, na “borda” de mudança do sinal. Este fato
faz com que o Flip-Flop permaneça ativo apenas durante um curto intervalo de tempo após
alguma transição do sinal de controle. Assim sendo, uma possível troca de estado nas saídas
só pode ocorrer durante este breve instante de ativação. 
De acordo com a sua construção, um Flip-Flop pode ser disparado pela borda de subida
(ou seja, pela transição de um sinal de controle em 0 (zero) para um sinal de controle em 1
(um)) ou então pela borda de descida (ou seja, pela transição de um sinal de controle em 1
(um) para um sinal de controle em 0 (zero)).
 
1.2.1 Flip-Flop RS 
O Flip-Flop RS funciona de forma semelhante a do Latch RS. Seu circuito interno é
constituído por dois Latches RS, como mostrado na figura 4, sendo o primeiro Latch
chamado de Master e o segundo chamado de Slave. 
Figura 4 – Esquema de um Flip-Flop RS.
Neste Flip-Flop, as informações presentes nas entradas S e R são transmitidas ao
primeiro bloco quando o sinal de Clock é igual a 1 (um), e passam para o segundo bloco
quando o sinal de Clock é igual a 0 (zero). Este fato implica que, quando o sinal de Clock é 1
(um), independente de quais configurações possam ser colocadas em suas entradas, nada será
transmitido para o segundo bloco, pois este está desabilitado. De forma análoga, quando o
sinal de Clock é 0 (zero), as alterações feitas na entrada não são transmitidas ao primeiro
bloco, não atrapalhando assim a configuração do novo estado das saídas Q e Q́ .
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1.2.2 Flip-Flop JK
Pode-se dizer que o Flip-Flop JK é uma versão melhorada do Flip-Flop RS. Seu esquema
interno é semelhante ao do RS, contudo, apresenta uma diferença quando ao sistema de
realimentação do circuito. Ao invés de as saídas do último bloco (bloco Slave) servirem
apenas como realimentação dele próprio, elas também estão conectadas ao primeiro bloco,
como pode ser visto na figura 5. Esta alteração proporciona que, ao serem ativas as ambas as
entradas J e K e estes sinais forem transmitidos, um será o complemento do outro, graças as
características de Q e Q́ . Assim sendo, gera-se uma nova tabela verdade, característica do
funcionamento de um Flip-Flop JK, como mostrado na tabela 2.
Figura 5 – Esquema de um Flip-Flop JK. 
Tabela 2 - Tabela Verdade de um Flip-Flop JK. 
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2. OBJETIVOS 
Estudar e analisar o funcionamento e a diferença entre latches e flip-flops.
3. MATERIAIS E EQUIPAMENTOS UTILIZADOS
 01 Circuito Integrado 7400 (Porta NAND – MED50);
 01 Circuito Integrado 7402 (Porta NOR – MED50);
 01 Circuito Integrado 7408 (Porta AND – MED50);
 01 Circuito Integrado 7432 (Porta OR – MED50);
 01 Circuito Integrado 7486 (Porta XOR – MED52);
 01 Circuito Integrado 74266 (Porta XNOR – MED52);
 01 Circuito Integrado 7404 (Porta NOT – MED52);
 01 Fonte de Alimentação DC (LEG2000);
 Led’s e resistores para monitoramento dos níveis lógicos (LEG2000).
4. PROCEDIMENTO EXPERIMENTAL
1. Foi montado o circuito da figura 1, referente ao esquema de um Latch Estático RS com
portas NOR, e montada a sua tabela verdade, evidenciando-se o que ocorre quando
ambas as entradas R e S recebem sinal 1 (um);
Figura 1 – Latch Estático RS com portas NOR.
2. Foi montado o circuito da figura 2, referente ao esquema de um Latch RS estático
controlado, e montada a sua tabela verdade, evidenciando-se a função da entrada
CLOCK, assim como seu nível de funcionamento;
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Figura 2 – Latch RS Estático Controlado.
3. Foi montado o circuito da figura 3, referente ao esquema de um Flip-Flop RS, e
montada a sua tabela verdade, evidenciando-se em quais condições ocorrem os ciclos
de amostragem da entrada e de transferência para a saída;
Figura 3 – Flip-Flop RS.
4. Foi montado o circuito da figura 4, referente ao esquema de um Flip-Flop JK, e
montada a sua tabela verdade, evidenciando-se o avanço deste circuito sequencial em
relação ao Flip-Flop RS.
Figura 4 – Flip-Flop JK.
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5. RESULTADOS E DISCUSSÕES 
De acordo com o primeiro tópico dos Procedimentos Experimentais, foi montada a tabela
1, correspondente a tabela verdade de um circuito Latch Estático RS com portas NOR.
Tabela 1 – Tabela Verdade do Circuito Latch Estático RS.
R S Qa Qf
0 0 0 0
0 1 0 1
0 0 1 1
1 0 1 0
0 0 0 0
1 1 0 -
Evidencia-se que para a combinação R = 1 (um) e S = 1 (um), o Qf (saída Q futura)
está indefinido. Isso se dá pelo fato de que os LED’s indicadores da saída Q e da saída Q́ ,
nesta situação, estavam ambos apagados, evidenciando que ambas as saídas estavam em sinal
lógico 0 (zero), o que é uma condição impossível, já que Q́ é necessariamente o inverso
(ou complemento) de Q. Sendo assim, não há configuração existente para que Q seja igual ao
seu próprio complemento ( Q́ ), mostrando então uma situação conflituosa na lógica do
Latch RS. 
De acordo com o segundo tópico dos Procedimentos Experimentais, foi montada a tabela
2, correspondente a tabela verdade de um circuito Latch RS Estático Controlado.
Tabela 2 – Tabela Verdade do Circuito Latch Estático RS Controlado por Clock.
R S Clock Qa Qf
0 0 0 0 0
0 1 0 0 0
0 1 1 0 1
0 1 0 1 1
1 0 0 1 1
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1 0 1 1 0
0 0 0 0 0
1 1 0 0 0
1 1 1 0 -
Evidenciou-se que o pino de clock serve como um habilitador de passagem, ou seja,
quando está em nível 1 (um), o que há nas entradas R e S é transmitido ao circuito do Latch
RS, e quando está em nível 0 (zero), independente da configuração presente nas entradas, o
sinal enviado anteriormente continuará sendo o responsável pelas saídas, ou seja, o Q futuro
será igual ao Q anterior dado por tal sinal.
De acordo com o terceiro tópico dos Procedimentos Experimentais, foi montada a
tabela 3, correspondente a tabela verdade de um circuito Flip-Flop RS.
Tabela 3 – Tabela Verdade do Circuito Flip-Flop RS Controlado por Clock.
R S Clock R’ S’ Qa Qf
0 0 0 1 0 0 0
0 0 1 1 0 0 0
0 1 0 1 0 0 0
0 1 1 0 1 0 0
0 0 0 0 1 0 1
0 0 1 0 1 1 1
1 0 1 1 0 1 1
0 0 0 1 0 1 0
1 1 1 1 1 0 0
1 1 0 0 1 0 1
Evidenciou-se que, para o sinal de clock igual a 1 (um), ocorre o ciclo de amostragem
da entrada, ou seja, os sinais presentes em R e S são transmitidos ao primeiro bloco (bloco de
entrada ou Master); para sinal de clock igual a 0 (zero), ocorre o ciclo de transferência para
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saída, ou seja, os sinais presentes em R’ e S’ são transmitidos ao segundo bloco (bloco de
saída ou Slave).
De acordo com o quarto tópico dos Procedimentos Experimentais, foi montada a tabela 4,
correspondente a tabela verdade de um circuito Flip-Flop JK.
Tabela 4 – Tabela Verdade do Circuito Flip-Flop JK Controlado por Clock.
K J Clock K’ J’ Qa Qf
0 0 0 1 0 0 0
0 0 1 1 0 0 0
0 1 0 1 0 0 0
0 1 1 0 1 0 0
0 0 0 0 1 0 1
0 0 1 0 1 1 1
1 0 1 1 0 1 1
0 0 0 1 0 1 0
1 1 1 0 1 0 0
1 1 0 0 1 0 1
Este circuito difere dos outros pelo fato de que, ao entrar sinal 1 (um) tanto em K quanto
em J, as saídas do circuito de amostragem das entradas (K’ e J’) não apresentam sinais
idênticos, com notado no Flip-Flop RS (no caso em R’ e S’), nem apresenta conflitos de
lógica, como notado no Latch RS estático com portas NOR e no Latch RS estático controlado
por clock. Isso se dá pelo fato de que, aliado ao sinal de clock, estão conectadas as saídas Q e
Q́ aos circuitos de Latch e ao Flip-Flop RS.
6. QUESTÕES
1- A partir das equações de um Latch RS com portas NOR, projete e desenhe um Latch
RS com portas NAND.
R: Para que seja possível projetar um Latch RS com portas NAND, é necessário analisar,
primeiramente, a expressão de um Latch RS com portas NOR, de maneira que seja feita a
conversão por meio da Álgebra de Boole e que ambos os circuitos sejam equivalentes. 
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Em (1), é feita a alteração na expressão de Q a partir da análise do circuito de um Latch
RS com portas NOR (vide figura 1 nos Procedimentos Experimentais). Em (2), é feita a
alteração na expressão de Q́ a partir da análise do circuito de um Latch RS com portas
NOR (vide figura 1 nos Procedimentos Experimentais).
(1) Q= ´R+Q́=Ŕ . ´́Q=Ŕ .Q
Se Q=Ŕ .Q , então Q́= ´Ŕ .Q . Dessa forma, no lugar de uma porta NOR com ReQ́
para obter saída Q , coloca-se uma porta NAND com entradas Ŕ eQ para obter saída
Q́ .
(2) Q́= ´S+Q=Ś .Q́
Se Q́= Ś . Q́ , então Q= ´Ś . Q́ . Dessa forma, no lugar de uma porta NOR com S eQ
para obter saída Q́ , coloca-se uma porta NAND com entradas Ś e Q́ para obter saída
Q .
Após feitas as análises, é possível montar o circuito como representado na figura 5.
Figura 5 – Latch RS com portas NAND.
 2- Qual a função do sinal de sincronismo (clock) em um circuito digital sequencial?
 R: Basicamente, a função do sinal de CLOCK é abrir ou fechar o circuito digital
sequencial para permitir a entrada ou não de sinais. Dessa forma, se for organizado um bloco
de circuitos flip-flop, como foi montado no terceiro e no quarto tópicos dos Procedimentos
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Experimentais, ao sinal 1 de CLOCK, o sinal entra no primeiro circuito, e ao sinal 0 de
CLOCK, o primeiro circuito fecha sua entrada, armazenando o sinal mandado anteriormente.
Devido à presença de uma porta NOT na entrada CLOCK do segundo circuito, situações
inversas ocorrem simultaneamente às mudanças de sinal de CLOCK: enquanto o sinal entra
no primeiro circuito, o segundo circuito permanece fechado; quando a porta do primeiro
circuito é fechada, a informação armazenada é enviada para a saída do segundo circuito.
 3- Qual a diferença entre um Latch e um Flip-Flop? Quais as vantagens do Flip-Flop em
relação ao Latch?
 R: A diferença básica entre um Latch e um Flip-Flop dá-se na sua capacidade ou não de
armazenar dados (quando se tratar de um bloco em série de circuitos, por exemplo). Tal
capacidade de memória é justamente a vantagem do Flip-Flop em relação ao Latch, e é
consequência da alternância entre os sinais de CLOCK. Ou seja, se o primeiro Flip-Flop
recebe sinal CLOCK = 1, o segundo deverá receber CLOCK = 0 (para isso, é necessária a
presença de uma porta inversora, como destacada na figura 6), o terceiro deverá receber
CLOCK = 1 (sem a porta inversora), o quarto deverá receber CLOCK = 0 (com a porta
inversora), e assim por diante. Dessa forma, a informação só é passada de um Flip-Flop para o
próximo, sendo que isso ocorre de um a um, ao ocorrer mudança no sinal de CLOCK.
Figura 6 – Flip-Flop RS com porta NOT destacada em vermelho.
 4- Desenhe, utilizando portas lógicas, um Flip-Flop JK com entradas assíncronas de Preset
e Clear. 
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 R: Primeiramente, deve-se montar a tabela verdade das funções Preset e Clear, ambas
ativas em nível 1, como na tabela 5.
Tabela 5 – Funções Preset e Clear.
PRESET CLEAR Qf Q́f
0 0 Qa Q́a
0 1 0 1
1 0 1 0
1 1 Entrada não permitida
Entrada não
permitida
 Para que as entradas P e C (tomadas como as entradas que ditarão as funções Preset e
Clear, respectivamente) sejam assíncronas, elas devem ser independentes do sinal de CLOCK
e devem ter prioridade no circuito. Para que isso ocorra, tais entradas devem ser colocadas no
final do circuito, imediatamente anterior à saída Qf, e organizadas em portas de passagem,
como na figura 7.
Figura 7 – Flip-Flop JK com Entradas Assíncronas de PRESET e CLEAR.
A análise de cada situação para a saída Qf é a seguinte:
 Quando P = 0, a porta OR é aberta e deixa o sinal Qa do flip-flop (que obedecerá à
tabela 4) passar. Se C = 0, a porta inversora abre a porta AND e deixa o sinal Qa
passar para o final do circuito, de maneira que Qf = Qa sem interferência das
entradas P e C;
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 Quando P = 0, a porta OR é aberta e deixa o sinal Qa do flip-flop (que obedecerá à
tabela 4) passar. Se C = 1, a porta inversora fecha a porta AND, e a saída final
apresentará sinal 0 independente de Qa (Qf = 0);
 Quando P = 1, a porta OR é fechada ao sinal Qa do flip-flop (que obedecerá à
tabela 4) passar, e será passado sinal 1 para a porta AND. A partir deste sinal 1, a
porta AND será aberta para deixar Ć passar. Se C = 0, o sinal Ć = 1 passará
para o final do circuito e a saída será 1 independente de Qa (Qf = 1);
 A última linha da tabela 5 nunca deverá ocorrer, pois a função de uma entrada
anula a função da outra; a saída não pode obedecer à entrada PRESET (Qf = 1) e à
entrada CLEAR (Qf = 0) ao mesmo tempo. Logo, as duas entradas nunca podem
ser acionadas concomitantemente.
A análise de cada situação para a saída Q́f é a seguinte:
 Quando P = 0, a porta inversora abre a porta AND e deixa o sinal Q́a do flip-
flop (que obedecerá à tabela 4) passar. Se C = 0, a porta OR é aberta e deixa o
sinal Q́a passar para o final do circuito, de maneira que Q́f = Q́a sem
interferência das entradas P e C;
 Quando P = 0, a porta inversora abre a porta AND e deixa o sinal Q́a do flip-
flop (que obedecerá à tabela 4) passar. Se C = 1, a porta OR é fechada, e a saída
final apresentará sinal 1 independente de Q́a ( Q́f = 1);
 Quando P = 1, a porta inversora fecha a porta AND ao sinal Q́a do flip-flop
(que obedecerá à tabela 4), e será passado sinal 0 para a porta OR. A partir deste
sinal 0, a porta OR será aberta para deixar C passar. Se C = 0, este sinal será
passado para o final do circuito e a saída será 0 independente de Q́a ( Q́f =
0);
 A última linha da tabela 5 nunca deverá ocorrer, pois a função de uma entrada
anula a função da outra; a saída não pode obedecer à entrada PRESET ( Q́f = 0)
e à entrada CLEAR ( Q́f = 1) ao mesmo tempo. Logo, asduas entradas nunca
podem ser acionadas concomitantemente.
7. CONCLUSÕES
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15
EVIDENCIAR A QUESTÃO DAS FALHAS DE LÓGICA DO LATCH E MELHORIAS
VINDAS DOS FLIP-FLOPS
8. REFERÊNCIAS BIBLIOGRÁFICAS
- http://www.inf.ufsc.br/~j.guntzel/isd/isd4.pdf 
-
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	1. INTRODUÇÃO TEÓRICA
	1.1 Latches
	1.1.1 Latch RS
	1.1.2 Latch RS Controlado
	1.2 Flip-Flops
	1.2.1 Flip-Flop RS
	1.2.2 Flip-Flop JK
	2. OBJETIVOS
	3. MATERIAIS E EQUIPAMENTOS UTILIZADOS
	4. PROCEDIMENTO EXPERIMENTAL
	5. RESULTADOS E DISCUSSÕES
	7. CONCLUSÕES
	8. REFERÊNCIAS BIBLIOGRÁFICAS