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12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 1/6 Iniciado em quinta, 25 mai 2023, 18:03 Estado Finalizada Concluída em quinta, 25 mai 2023, 18:46 Tempo empregado 43 minutos 20 segundos Avaliar 9,8 de um máximo de 10,0(97,5%) Questão 1 Correto Atingiu 1,0 de 1,0 Com relação ao mapeamento totalmente associativo nas memórias caches, assinale as alternativas verdadeiras. Assinalar afirmativas incorretas reduz a pontuação total obtida com as opções corretas. Escolha uma ou mais: a. O tempo de acerto é menor quando comparado com outros tipos de mapeamento. b. O endereço do bloco deve ser totalmente armazenado junto com a linha. c. A política de substituição LRU possui melhor desempenho, porém maior complexidade, quando comparado com outras políticas. d. A implementação de uma política de substituição FIFO é difícil, sendo utilizadas aproximações tais como LFU. e. A taxa de acerto é menor quando comparado com outros tipos de mapeamento. As respostas corretas são: O endereço do bloco deve ser totalmente armazenado junto com a linha., A política de substituição LRU possui melhor desempenho, porém maior complexidade, quando comparado com outras políticas. Painel / Meus cursos / Graduação / 2023 / Disciplinas (1° Segmento) / Arquitet Comput e Sist Operac / Questionários / Hierarquia e Memória Cache https://ambientevirtual.nce.ufrj.br/course/view.php?id=55207 https://ambientevirtual.nce.ufrj.br/my/ https://ambientevirtual.nce.ufrj.br/course/index.php?categoryid=247 https://ambientevirtual.nce.ufrj.br/course/index.php?categoryid=377 https://ambientevirtual.nce.ufrj.br/course/index.php?categoryid=379 https://ambientevirtual.nce.ufrj.br/course/view.php?id=55207 https://ambientevirtual.nce.ufrj.br/course/view.php?id=55207§ion=9 https://ambientevirtual.nce.ufrj.br/mod/quiz/view.php?id=566716 12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 2/6 Questão 2 Correto Atingiu 1,0 de 1,0 Questão 3 Correto Atingiu 1,0 de 1,0 Com relação ao mapeamento direto, assinale as alternativas verdadeiras. Assinalar afirmativas incorretas reduz a pontuação total obtida com as opções corretas. Escolha uma ou mais: a. Cada bloco só pode ocupar uma determinada linha na cache, definida pelo seu índice. b. Existe um único conjunto na memória cache. c. Rápido para descobrir se um bloco está presente na cache. d. A substituição de uma linha só é necessária quando a cache está totalmente cheia. e. O endereço completo do bloco precisa ser armazenado junto com o bloco na cache. As respostas corretas são: Rápido para descobrir se um bloco está presente na cache., Cada bloco só pode ocupar uma determinada linha na cache, definida pelo seu índice. Em um sistema de memória com cache operando com o esquema write-through, o tempo de falha (memória principal) é de 120 ns e o tempo de acerto (memória cache) é de 4 ns. 85% dos acessos do processador ao sistema de memória são de leitura e os 15% restantes são de escrita. A taxa de acerto na memória cache é de 95%. Qual o tempo de acesso médio a este sistema de memória? Não esqueça de colocar as unidades de tempo na sua resposta. Resposta: 26,33 ns Tma = 0,85 x (0,95 x 4 + 0,05 x 120) + 0,15 x 120 Tma = 0,85 x (3,8 +6 ) + 18 = 0,85 x 9,8 + 18 = 8,33 + 18 = 26,33 ns A resposta correta é: 26,33 ns 12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 3/6 Questão 4 Correto Atingiu 1,0 de 1,0 Questão 5 Correto Atingiu 1,0 de 1,0 Faça a correspondência entre os níveis da hierarquia de memória e os tempos de acesso, em ciclos de relógio do processador. Memória Cache - Nível 3 Registradores Memória Principal Memória Cache - Nível 2 Memória Cache - Nível 1 Memória Secundária 10-20 ciclos < 1 ciclo > 100 ciclos 2-6 ciclos 1-2 ciclos > 1.000.000 ciclos A resposta correta é: Memória Cache - Nível 3 → 10-20 ciclos, Registradores → < 1 ciclo, Memória Principal → > 100 ciclos, Memória Cache - Nível 2 → 2-6 ciclos, Memória Cache - Nível 1 → 1-2 ciclos, Memória Secundária → > 1.000.000 ciclos. Associe as ações que são realizadas quando na escrita de um dado na hierarquia de memória. Quando há falha, o bloco a ser escrito não é trazido para o nível da hierarquia atual e, portanto, a operação de escrita sempre se realiza apenas no nível inferior. Quando há falha, o bloco onde vai ser feita a operação de escrita é trazido primeiramente para o nível da hierarquia atual e a operação de escrita é então realizada. Quando há acerto, escreve-se o dado no nível da hierarquia atual e imediatamente no nível inferior. Quando há acerto, escreve-se o dado apenas no nível de hierarquia atual e, quando o bloco ou página for substituído, ele é atualizado no nível inferior. No Write Allocate Write Allocate Write Through Write Back A resposta correta é: Quando há falha, o bloco a ser escrito não é trazido para o nível da hierarquia atual e, portanto, a operação de escrita sempre se realiza apenas no nível inferior. → No Write Allocate, Quando há falha, o bloco onde vai ser feita a operação de escrita é trazido primeiramente para o nível da hierarquia atual e a operação de escrita é então realizada. → Write Allocate, Quando há acerto, escreve-se o dado no nível da hierarquia atual e imediatamente no nível inferior. → Write Through, Quando há acerto, escreve-se o dado apenas no nível de hierarquia atual e, quando o bloco ou página for substituído, ele é atualizado no nível inferior. → Write Back. 12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 4/6 Questão 6 Correto Atingiu 1,0 de 1,0 Questão 7 Correto Atingiu 1,0 de 1,0 Quais das seguintes classificações e características se aplicam à memória cache de um processador moderno? Escolha uma ou mais: a. Memória Flash b. Memória Dinâmica c. Memória de Acesso Aleatório (RAM) d. Memória de Acesso Sequencial e. Memória Volátil f. Memória Estática A memória cache do processador moderno é composta por memórias estáticas de acesso aleatório e que são voláteis. As respostas corretas são: Memória de Acesso Aleatório (RAM), Memória Volátil, Memória Estática Considere um sistema constituído de um processador, memória cache e memória principal, no qual o tempo de acesso à memória cache L1 é de 2 ns, e à memória principal é de 100 ns. Os tempos já incluem o tempo de busca do bloco na hierarquia inferior no caso de falha. Constata-se que a taxa de acerto da memória cache é 95% . Qual o tempo médio de acesso percebido processador? 5,2 ns 2,5 ns 6,9 ns 4,3 ns 4,7 ns Sua resposta está correta. Tma = h1 x Ta1 + (1 - h1) x Tmem Tma = 0,95 x 2 + 0,05 x 100 = 1,9 + 5 = 6,9 ns A resposta correta é: 6,9 ns 12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 5/6 Questão 8 Correto Atingiu 1,0 de 1,0 Questão 9 Parcialmente correto Atingiu 0,3 de 0,5 Assinale os principais tipos de mapeamento da memória cache. Escolha uma ou mais: a. Mapeamento Indireto b. Mapeamento Parcialmente Associativo c. Mapeamento Totalmente Associativo d. Mapeamento Associativo por Conjunto e. Mapeamento Direto As respostas corretas são: Mapeamento Associativo por Conjunto, Mapeamento Direto, Mapeamento Totalmente Associativo Uma memória cache com mapeamento associativo, com capacidade igual a 8 Mbytes possui 128 bytes em cada linha da cache. Se o endereço do sistema possui 40 bits, responda quantos bits são gastos para: o offset? o rótulo? 7 bits 25 bits Sua resposta está parcialmente correta. Você selecionou corretamente 1. Offset = 2⁷ --> 7 bits Rótulo = 40 - 7 = 33 bits A respostacorreta é: o offset? → 7 bits, o rótulo? → 33 bits. 12/06/2023, 23:27 Hierarquia e Memória Cache: Revisão da tentativa https://ambientevirtual.nce.ufrj.br/mod/quiz/review.php?attempt=1048080&cmid=566716 6/6 Questão 10 Correto Atingiu 1,0 de 1,0 Questão 11 Correto Atingiu 0,5 de 0,5 Associe corretamente com relação às falhas na memória cache São as falhas que ocorrem no acesso à cache quando diversos blocos competem pelo mesmo conjunto. Não ocorrem em caches totalmente associativas. As falhas no acesso à cache, causadas pelo primeiro acesso que nunca esteve na cache. São as falhas que ocorrem porque a cache não pode armazenar todos os blocos necessários à execução de um programa. Falhas por Conflitos Falhas Compulsórias Falhas por Capacidade Falhas Compulsórias: São faltas no acesso à cache, causadas pelo primeiro acesso que nunca esteve na cache. • Falhas devido à Capacidade: São faltas que ocorrem porque a cache não pode armazenar todos os blocos necessários à execução de um programa. • Falhas por Conflitos ou Colisão: São faltas que ocorrem no acesso à cache quando diversos blocos competem pelo mesmo conjunto. Não ocorrem em caches totalmente associativas. A resposta correta é: São as falhas que ocorrem no acesso à cache quando diversos blocos competem pelo mesmo conjunto. Não ocorrem em caches totalmente associativas. → Falhas por Conflitos, As falhas no acesso à cache, causadas pelo primeiro acesso que nunca esteve na cache. → Falhas Compulsórias, São as falhas que ocorrem porque a cache não pode armazenar todos os blocos necessários à execução de um programa. → Falhas por Capacidade. O funcionamento da cache se deve às quais características encontradas nos programas executáveis? Escolha uma ou mais: a. Localidade Temporal b. Localidade Espacial c. Localidade Sequencial d. Localidade Temporária e. Localidade Posicional As respostas corretas são: Localidade Espacial, Localidade Temporal ◄ Memória Seguir para... Sistemas Operacionais e Máquinas Virtuais ► https://ambientevirtual.nce.ufrj.br/mod/quiz/view.php?id=566715&forceview=1 https://ambientevirtual.nce.ufrj.br/mod/quiz/view.php?id=566719&forceview=1
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