20 1_Prova2_v0

Prévia do material em texto

Universidade Federal de Santa Catarina
EEL5105: Circuitos e Técnicas Digitais
Semestre: 2020-1
’
Segunda Prova, 19/Novembro/2020
Aluno: Turma:
Avisos:
• Utilize o Caderno de Avaliação para responder às questões, sempre apresentando os cálculos
realizados.
• No Caderno de Avaliação, identifique claramente cada uma das questões.
• A interpretação faz parte da prova.
• O valor de cada uma das questões está indicado entre colchetes.
1. Considere o diagrama de estados apresentado na Figura 1 para um circuito sequencial, carac-
terizado por duas entradas (A,B) e uma sáıda (F): [2,0 pontos]
E0 E1 E3E2
A=1
A=0
B=0
B=1
B=1
F=0 F=0 F=0F=1AB=00
AB=10 AB=XX
Figura 1
(a) Apresente a tabela de transição de estados deste circuito. Considere a utilização de uma
codificação binaria e de flip-flops do tipo D;
(b) Obtenha as funções lógicas mı́nimas dos próximos estados e à sáıda do circuito a partir
dos mapas de Karnaugh (não precisa projetar o circuito).
1E2
s1
0E1
E3
EA
0
s0
0E0
1
1
0
1
1 —1 1 1— 0
1
0 00
1
0
1100
n0 F
1 — 1
0
0
1
1
1
B n1
—
—
0
0
0 0
0
s0
1
1
s1
1
A
1 0 0
—0
0
0 00
1
—
1
0
1
0
1
0
0
0
0
0
0
10
1
1
1
0
1
0
0
11
111
00
101
10
0
01
000
0
0
1
0
s1s0
AB
n1
1
10
0
1
0
0
1
1
1
11
111
00
001
10
0
01
000
1
0
1
1
s1s0
AB
n0
0
10
1
0
0
1
0
0
0
11
011
00
001
10
0
01
000
0
1
0
1
s1s0
AB
F
Estado atual (EA)=s1s0
Proximo Estado (PE)=n1n0 n1=s1s0+s0B’+s1AB’
n0=s1s0+s0B+s1’s0’A+s1A’B’
F=s1s0’
Entradas Saidas
Codificação estados Tabela transição estados Obtenção da lógica do próximo estado e saída F
(b)(a)
Continua no verso...
2. A Figura 2 apresenta uma FSM que fornece uma
sequencia de 5 estados ćıclicos em S = {s2s1s0}:
[2,0 pontos]
(a) Projete o diagrama de estados usando a
abordagem de engenharia reversa e indique
as transições dos 3 estados não inclusos na
sequencia ćıclica.
(b) Modifique a lógica combinatória para desblo-
quear os 3 estados bloqueados usando apenas
3 portas lógicas de duas entradas sem modi-
ficar a sequencia de 5 estados ćıclica. Indi-
que as transições dos estados desbloqueados
e projete o novo circuito.
Registrador
3 bits
Flip-Flop D
CLOCK
n1
s2 s1 s0
n2
n0
Figura 2
011 111
111 001
0 11 11 1
01 00 00
1 11 000
1 00 110
s1
0
s2
0
0
0
n2
1
0 0 1
010
s0 n1
0
n0
Entradas Saidas
00
1
0
11
0 1
1001
0
00
—— —
s2
s1s0
n2
1
10
——
00 01
0
11
1
1
—0
00
s2
s1s0
n1
—
0 0
—
01
1
1 —0
1
00 10
0
11s2
s1s0
n0
000 001 010
011100
111 101
110
(a)
——1 --11
——1 —01
0 —1 —1 —
01 00 00
1 11 000
1 00 110
s1
0
s2
0
0
0
n2
1
0 0 1
010
s0 n1
0
n0
Entradas Saidas(b)
011 011
101 001
0 11 01 0
01 00 00
1 11 000
1 00 110
s1
0
s2
0
0
0
n2
1
0 0 1
010
s0 n1
0
n0
Entradas Saidas
000 001 010
011100111 101
110
Registrador
2 bits
Flip-Flop D
CLOCK
n0
n1
s1 s0s2
3. Pretende-se obter um circuito que implemente o
padrão de contagem ćıclico de 6 estados em hexadeci-
mal mostrado na Figura 3, correspondente a um sinal
de sáıda de 4 bits. Implemente o circuito gerador deste
padrão: [2,0 pontos]
(a) Utilizando apenas um registrador Multi-modo de
3 bits entrada-sáıda de dados, apresentado na Fi-
gura 3(a) e o mı́nimo de lógica combinatória adi-
cional;
(b) Utilizando apenas um contador de 3 bits com
carga e reset, todos śıncronos com o relógio, apre-
sentado na Figura 3(b) e o mı́nimo de lógica com-
binatória adicional.
Dica : Considere o estado inicial, C = ”000”, na sáıda
do contador e registrador Mult́ı-modo.
Soma (L+C)
Carregamento paralelo de L
Desloca à direita C
Desloca à esquerda C
Operaçãos1 s0
0 0
0 1
1 0
1 1
L0L1L2
C0C1C2
s0
s1
shr_in
shl_in
REGISTRADOR MULTI-MODO
L0L1L2
C0C1C2
reset
cnt
load
Clock
 3-bit up-counter (0—>7)
tc=7
Clock
(a)
(b)
Sequencia: 1—> 3 —> 5 —> 7—> d —> 9 —> 1 …
Figura 3
(a)
L0L1L2
C0C1C2
reset
cnt
load
Clock
 3-bit up-counter (0—>7)
tc=7
L0L1L2
C0C1C2
s0
s1
shr_in
shl_in
Clock
‘1’
‘0’
‘0’
‘0’ ‘0’
C1 C0C2
C0‘1’ ‘0’
0001CLK6 SUM(00)
1001 SHL(11)CLK5
CLK4 1101 SHL(11)
CLK3 SHL(11)0111
0101CLK2 SUM(00)
CLK1 0011 SUM(00)
SUM(00)CLK0 0001
Fixo
‘1’
Sequencia_out
‘1’
Sequencia_out
(b)
0001CLK6 count(00)
1001 reset(01)CLK5
CLK4 1101 load(11)
CLK3 load(11)0111
0101CLK2 count(00)
CLK1 0011 count(00)
count(00)CLK0 0001
Fixo
0 01 —1 1 — — 0—
11 0 1 —— 01 — —
0 011 1 —1 — ——
00 0 —0 0 1 —10
—000 0 0 10 1 —
0 —0 000 0 —0 1
shl_inshr_inL0L1L2s0s1C0C1C2
s1=s0=C2+C1C0
L2
0
—
1 0
0
0
0
0
L0load/count’
—
L1
1
0
—
0 —
—
reset
—
C0
1
——
1 0
C1
0
0
0
C2
0
1
01
0
— 1 —
11
—
0 0
0
1
—
0 —
1
1
0
0
1
0
Obtemos o circuito
4. Considere a FSM em formato datapath-controle da Fi-
gura 4, onde as operações do registrador Mult́ı-modo
śıncronas com o relógio: [2,0 pontos]
(a) Identifique as sáıdas de dados, entradas de dados,
comandos, status, entradas e sáıdas de controle
do sistema;
(b) Supondo o estado inicial E0 e A = 1 indique
qual será o valor data out nas quatro transições
de relógio seguintes quando:
i) data in = ”00000011”;
ii) data in = ”00000100”.
Tendo em consideração que a entrada data in e
a sáıda data out estão em complemento de dois,
indique os valores em decimal nas transições.
(c) A partir da informação obtida no apartado ante-
rior, identifique a operação aritmética que está a
ser realizada no multiplicador sequencial.
8
8
E0
b=0
S1S0=01
Data_zeroS1S0
data_zero
‘0’
CLOCK
Data_out
A
DATAPATH
CONTROLE
 Registrador Multimodo
L
C
s1
shl_in
s0
Data_in
E1
b=0
S1S0=10
A’
E2
b=0
S1S0=10
A’
A E3
b=0
S1S0=11
data_zero’
data_zero
2
S1
S0
b
Data_in
4
Mantém valores de C
Carregamento paralelo de L
Desloca à esquerda C
Operaçãos1 s0
0 0
0 1
1 0
1 1
REGISTRADOR MULTI-MODO
Subtração (C-L)
8
Data_in
8
Data_out
E4
b=1
S1S0=00
A A
A’
Figura 4
a)
Saída Controle b
Entrada Controle A
Status Data_zero
S1S0Comandos
Data_inEntrada dados
Data_outSaída dados
CLK4 00001001 9(10)
CLK3 9(10)00001001
00001100CLK2 12(10)
CLK1 00000110 6(10)
3(10)CLK0 00000011b)
CLK4 00001100 12(10)
CLK3 12(10)00001100
00010000CLK2 16(10)
CLK1 00001000 8(10)
4(10)CLK0 00000100
c) A operação aritmética obtida é 3x(data_in) 
5. Para a FSM da Figura 5 com duas en-
tradas A e B de 1 bit e sáıda F de 1 bit:
[2,0 pontos]
(a) Projete o diagrama de estados a
partir da informação da memória.
(b) Modifique uma linha da memória
para desbloquear o estado de
lock − out e projete o novo dia-
grama de estados.
REG
ROM
MUX2:1
0}
1}
{
MUX2:1
0 1
D0
D1
D2
D3
D4
D5
A0
A1
F
Reset
Clock
n0_0
Teste
A
Mem Enable CE
s1
s0
n1_0
n0_1
n1_1
n1
n0
B
10
11
001101
A1A0
101100
00 001000
01
Endereço Dados
D5D4D3D2D1D0
1111104 
pa
la
br
as
Conteúdo ROM
Figura 5
E0 E1 E3E2
A=0
B=0
B=1
F=0 F=0 F=0F=1A=1
A=0 AB=XX
A=1
a)
b)
E0 E1 E3E2
A=0
B=0
B=1
F=0 F=0 F=0F=1A=1
A=0
A=1
AB=XX
10
11
001101
A1A0
101100
00 001000
01
Endereço Dados
D5D4D3D2D1D0
0000004 
pa
la
br
as
Conteúdo ROM