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Estado de Conclusão da Pergunta: PERGUNTA 1 Quando se considera a necessidade de trabalhar com somador e subtrator em linguagem VHDL, é preciso ad...

Estado de Conclusão da Pergunta: PERGUNTA 1 Quando se considera a necessidade de trabalhar com somador e subtrator em linguagem VHDL, é preciso admitir que utilizar constantes não é uma tarefa tão trivial. Afinal, constantes precisam necessariamente ser incluídas em um package (ou seja, em um pacote). Avalie as afirmativas a seguir e a relação proposta entre elas. I. Packages contêm definições de componentes e outras informações que precisam ser mantidas ocultas de todas as demais entidades do arquivo de projeto, PORQUE II. no interior do pacote, a palavra-chave CONSTANT é seguida de seu nome simbólico, seu tipo e valor a lhe atribuir, mediante o uso do operador “[]”. Avaliando-se as afirmativas, conclui-se que: a. a primeira afirmativa é verdadeira, e a segunda é falsa. b. a primeira afirmativa é falsa, e a segunda é verdadeira. c. as duas afirmativas são falsas. d. as duas afirmativas são verdadeiras, e a segunda justifica a primeira. e. as duas afirmativas são verdadeiras, e a segunda não justifica a primeira. 1,44 pontos PERGUNTA 2 Um sinal de 4 bits chamado s pode ser expresso em linguagem VHDL como “SIGNAL s :BIT_VECTOR (3 DOWNTO 0)”. Nesse caso, cada um dos bits desses tipos de dados costuma ser designado por um número de elemento. No exemplo aqui aludido, de um vetor de bits nomeado s, esses bits poderiam muito bem ser rotulados como s3, s2, s1 e s0 — além de poderem ser arranjados em instâncias denominadas “conjuntos”. Avalie as afirmativas a seguir e a relação proposta entre elas. I. A referência aos três bits menos significativos de s como “conjunto” é realizada em VHDL pela expressão s(3 DOWNTO 1), PORQUE II. dois conjuntos serão combináveis em uma expressão lógica apenas se possuírem diferentes números de bits. Avaliando-se as afirmativas, conclui-se que: a. a primeira afirmativa é verdadeira, e a segunda é falsa. b. as duas afirmativas são verdadeiras, e a segunda justifica a primeira. c. as duas afirmativas são falsas. d. as duas afirmativas são

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Vamos analisar cada questão: **Pergunta 1:** I. Packages contêm definições de componentes e outras informações que precisam ser mantidas ocultas de todas as demais entidades do arquivo de projeto. II. No interior do pacote, a palavra-chave CONSTANT é seguida de seu nome simbólico, seu tipo e valor a lhe atribuir, mediante o uso do operador “[]”. Analisando as afirmativas: - A primeira afirmativa fala sobre o propósito dos packages em VHDL. - A segunda afirmativa descreve como constantes são definidas dentro de um pacote em VHDL. Portanto, concluímos que as duas afirmativas são verdadeiras, mas a segunda não justifica a primeira. Logo, a resposta correta é a opção **e. as duas afirmativas são verdadeiras, e a segunda não justifica a primeira.** **Pergunta 2:** I. A referência aos três bits menos significativos de s como “conjunto” é realizada em VHDL pela expressão s(3 DOWNTO 1). II. Dois conjuntos serão combináveis em uma expressão lógica apenas se possuírem diferentes números de bits. Analisando as afirmativas: - A primeira afirmativa descreve como a referência a um conjunto de bits é feita em VHDL. - A segunda afirmativa fala sobre a combinação de conjuntos em uma expressão lógica. Portanto, concluímos que a primeira afirmativa é verdadeira, e a segunda é falsa. Logo, a resposta correta é a opção **a. a primeira afirmativa é verdadeira, e a segunda é falsa.**

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