ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES Atividade2

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08/03/2021 GRA0578 ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES GR0113211 - 202110.ead-29779056.06
https://fmu.blackboard.com/webapps/late-course_content_soap-BBLEARN/Controller?ACTION=OPEN_TEST_PLAYER&COURSE_ID=_671996_1&P… 1/6
Usuário JEFFERSON FRANCA FERREIRA
Curso GRA0578 ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES
GR0113211 - 202110.ead-29779056.06
Teste ATIVIDADE 2 (A2)
Iniciado 06/03/21 21:58
Enviado 08/03/21 20:28
Status Completada
Resultado da
tentativa
9 em 10 pontos 
Tempo
decorrido
46 horas, 29 minutos
Resultados
exibidos
Respostas enviadas, Respostas corretas, Comentários
Pergunta 1
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
O mapeamento do tipo conjunto associativo representa uma fusão da memória associativa com o
mapeamento direto. Como suas principais vantagens, podemos citar uma maior eficiência em relação
ao mapeamento direto e uma complexidade de hardware mais baixa em relação à memória
associativa. 
Para esta questão, suponha uma memória cache vazia composta por oito linhas do tipo 2-way set
associative, que utiliza o mecanismo LRU para a substituição dos blocos. Suponha, ainda, que serão
demandados os blocos de acordo com a seguinte ordem: 10; 4; 2; 3; 18; 2; 3; 12; 3; 2; 4; 18. 
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim
da sequência de utilização dos blocos,
7; 6.
6; 7.
Resposta incorreta: sugerimos que faça a releitura do e-book. Não se esqueça de que
a memória 2-way set associative pode conter, na mesma linha, dois blocos com os
mesmos N últimos bits, em que N =log (2)K (com K = número de linhas da cache)
Pergunta 2
Resposta Selecionada: 
Para a utilização do barramento e de alguns dispositivos de I/O ( Input/ Output – em português,
entrada/saída); e, também, de serviços baseados em conexão das redes de comunicação de dados,
adota-se um mecanismo denominado handshake. Com o handshake, garante-se que ou o dispositivo
ou o canal poderá ser utilizado por aquele que conseguiu fechar a conexão. 
Para esta questão, sequencie as etapas listadas a seguir, do ponto de vista do solicitante da conexão,
de acordo com a ordem em que ocorrem. 
 
(_) Envio de um sinal de requisição de uso (REQ). 
(_) Envio de um sinal ACK. 
(_) Espera de um sinal de concessão de uso (ACK). 
(_) Envio das informações. 
 
Selecione a alternativa que contém a sequência correta.
1; 3; 2; 4.
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Resposta Correta: 
Comentário
da resposta:
1; 3; 2; 4.
Resposta correta: no handhake, antes do estabelecimento da conexão, há a
necessidade de verificar se o canal se encontra disponível para o uso. Para que isso
aconteça, existe a negociação de utilização representada pelo envio da requisição de
uso; pelo recebimento da confirmação da disponibilidade; e pelo envio do
encerramento das tratativas de conexão, para que, somente depois, possa ser iniciado
o envio das informações.
Pergunta 3
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma
linha. O número da linha é gerado por meio dos N bits menos significativos da identificação do bloco,
em que N é dado pela expressão N=log (2)K (com K igual ao número de linhas da cache). 
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser armazenados
os seguintes blocos: 33, 28, 47 e 10. Suponha, ainda, que o endereçamento do bloco é realizado com
uma palavra de 8 bits. 
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
00100; 00011; 00101; 00001.
00100; 00011; 00101; 00001.
Resposta correta: você se lembrou de que, no mapeamento direto e no conjunto
associativo, podem ser desprezados, na geração das tags, os N bits menos
significativos. Dessa forma, no caso desta questão, as tags são formadas apenas por
5 bits.
Pergunta 4
Resposta Selecionada: 
A técnica denominada pipeline consiste em tentar antecipar o início de uma nova instrução
antes que a instrução anterior não tenha sido completada. 
Porém, poderão acontecer alguns conflitos: por exemplo, uma instrução pode necessitar da
transferência de operandos a partir da memória, enquanto outra pode demandar a gravação
na memória. Outro exemplo de conflito é a necessidade da carga, a partir da memória, de
uma nova instrução a ser executada, embora a memória esteja ocupada, atendendo a uma
instrução anterior (leitura ou gravação de operandos). Abaixo, assinale, com “S” (sim), a(s)
sugest(ão)ões que você julgue que atenua(m) esses conflitos; e, com “N”, aquela(s) que não
interfere(m) nos conflitos: 
 
( ) (i) aumentar o tamanho da memória cache; 
( ) (ii) dividir a memória cache L1 em duas unidades: uma L1 de instruções e uma L1 de
dados; 
( ) (iii) mudar a forma de mapeamento da memória cache; 
( ) (iv) inserir um buffer entre o processador e a cache, para receber a informação a ser
gravada no sistema de memória. 
 
Selecione a opção que apresente a sequência assinalada.
N; S; N; S.
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Resposta Correta: 
Comentário
da resposta:
N; S; N; S.
Resposta correta: realmente, para contribuir com a redução dos conflitos,
deve-se aumentar o número de canais entre a cache e o processador; e, ainda,
alterar o circuito para melhorar a eficiência em relação à manipulação mais
demorada da cache – a operação de escrita na memória. Para aumentar os
canais, pode-se dividir a cache em duas: a cache de instruções e a cache de
dados. Para focar a operação de gravação, o buffer fará com que o canal seja
liberado, podendo ser utilizado para uma leitura enquanto a gravação ainda
estiver pendente.
Pergunta 5
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
Para que possamos caracterizar os barramentos de modo a permitir, ainda, comparações entre vários
modelos, temos que levantar as suas descrições técnicas ou métricas computacionais. Tais métricas
envolvem as questões físicas, de gerenciamento e de desempenho. 
Para esta questão, suponha as seguintes métricas: 
 
I – largura do barramento: inerente ao tamanho das palavras trafegadas; 
II – topologia – organização física do barramento; 
III – arbitragem – modo gerenciamento do barramento; 
IV – throughput – vazão do fluxo no barramento. 
 
Relacione as métricas acima com as informações relacionadas abaixo: 
 
(_) descentralizada, baseada em token; 
(_) 32 bits; 
(_) 10 Gbps; 
(_) anel. 
 
Agora, selecione a alternativa que contém a sequência correta.
3; 1; 4; 2.
3; 1; 4; 2.
Resposta correta: a largura do barramento diz respeito ao tamanho da palavra a ser
trafegada no barramento. Sendo assim, a resposta deve ser em bits. A topologia se
refere à disposição física dos elementos conectados – no caso da questão, a única
alternativa que remete a um arranjo físico é o “anel”. A arbitragem pode ser
centralizada ou descentralizada: por exemplo, uma descentralização baseada
emtoken. Por fim, o throughput diz respeito à vazão, à quantidade de bits por unidade
de tempo: por exemplo, 10 Gbps (10 giga bits por segundo).
Pergunta 6
O sistema de memória de um nó computacional apresenta uma hierarquia que separa os módulos de
memória em função de sua localização e de suas funcionalidades. Para cada nível da hierarquia, é
possível associar, dentre outras coisas, modelos de mapeamento com tecnologias distintas de
fabricação. Como exemplos, podemos empregar memórias SRAM e DRAM em níveis específicos da
hierarquia de memória; e projetar memórias com estruturaçõesdistintas, para permitir uma maior
eficiência de acesso. 
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Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s)
que considerar falsa(s). 
(_) Memórias cache são, geralmente, implementadas com SDRAM, pelo fato de serem estáticas. 
(_) Memórias derivadas de DRAM apresentam maior densidade de bits por área, porém são mais
lentas, devido ao ciclo de refresh. 
(_) Memórias, geralmente, são organizadas na forma matricial, para propiciar um hardware menos
complexo dos decodificadores de linhas/colunas em relação aos decodificadores das memórias
lineares. 
(_) Os módulos de memória fazem interface com o processador por meio dos barramentos, que
alimentam os registradores GPR do processador diretamente. 
Assinale a alternativa que contém a sequência que você avalie ser correta.
F; V; V; F.
F; V; V; F.
Resposta correta: realmente, uma das questões de as memórias caches serem mais
rápidas, além de sua estruturação, é a tecnologia empregada: SRAM. As memórias
SRAM, diferentemente das baseadas em DRAM, não têm ciclo de refresh. Quanto aos
decodificadores de linhas/colunas, a forma matricial permite que, apesar de haver a
necessidade de dois decodificadores (um para a linha e outro para a coluna), os
circuitos envolvidos apresentam menor complexidade em relação aos decodificadores
de memórias lineares. Isso significa que apresentam menores tempos de propagação
interna de sinais e, consequentemente, podem operar em frequências mais altas. Por
fim, os registradores do processador que fazem interface com o sistema de memória
são o MBR ( Memory Buffer Register – em português, registrador de buffer de
memória) e o MAR ( Memory Address Register – em português, registrador de
endereço de memória).
Pergunta 7
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
Nos sistemas de memória, a organização dos blocos armazenados é denominada mapeamento. Sendo
mais específico em relação à cache, o mapeamento envolve as políticas e os mecanismos que possam
direcionar o bloco dentro da cache; e, consequentemente, como localizá-lo em futuras demandas. 
Ainda quanto à cache, existem três tipos de mapeamento: memória associativa, mapeamento direto e
conjunto associativo. No mapeamento direto e no conjunto associativo, cada bloco tem, exatamente,
uma única posição (linha) para ser armazenado. 
Para esta questão, suponha uma memória composta por oito linhas que receberá os seguintes blocos:
33, 28, 47 e 10. 
Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão
os blocos.
1; 4; 7; 2.
1; 4; 7; 2.
Resposta correta: você observou que o número da linha corresponde ao resto da
divisão do número do bloco pelo número da linha. O número da linha poderá ser
gerado, também, com a coleta dos três últimos bits do número do bloco. O valor 3 é
obtido em função da quantidade de linhas – no caso, oito linhas. Dessa forma, tem-se
log 2(8) = 3.
Pergunta 8
Nos computadores atuais, a memória cache poderá ser subdivida em níveis – por exemplo,
em três níveis: L1, L2 e L3. Nessa subdivisão, o nível 1 representa o nível mais alto – ou
seja, o nível em que está, dentro da hierarquia de memória, fica abaixo apenas dos registrado
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Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
res. Independentemente do nível, há a necessidade de projetar a sua estruturação e de haver
mecanismos para distribuir os blocos a serem armazenados pelas suas linhas. Essa forma de
organização dos blocos é denominada mapeamento. Dentro da memória cache, podemos
encontrar três tipos de mapeamentos, assim enumerados: (i) memória associativa; (ii)
mapeamento direto; (iii) o conjunto associativo.
Assinale a alternativa que contém, respectivamente, o tipo que ocupa a menor área de
implementação (densidade relativa à um bit por área); o que tende a ser mais eficiente; e o
mais caro e o mais utilizado:
(ii); (i); (i); (iii).
(ii); (i); (i); (iii).
Resposta correta: o mapeamento que tende a ser mais eficiente é a memória
associativa, mas, em função da complexidade de seu circuito, apresenta um
custo e uma área ocupada (por bit) bem maior em relação aos demais. Por
esse motivo, por balancear os aspectos de custos e de eficiência, o mais
utilizado tende a ser o conjunto associativo.
Pergunta 9
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
Um computador é composto por vários níveis de memória. Cada nível de memória apresenta
as suas particularidades em relação à capacidade de armazenamento, ao tempo de acesso, à
complexidade do circuito e ao custo de implementação. Para esta questão, numere os tipos de
memória abaixo apresentados, iniciando, com o valor 1, pela memória que estiver mais
próxima ao processador dentro de um computador normalmente vendido:
(_) Pendrive USB;
(_) GPR;
(_) SRAM;
(_) DDR4.
Assinale a alternativa que apresente a sequência correta.
2; 1; 4; 3. 
2; 1; 4; 3. 
Resposta correta: o nível mais alto da hierarquia de memória é representado
pelos registradores, como os GPRs. O segundo nível é representado pela
memória cache, implementada com memórias do tipo SRAM. A memória
principal, geralmente implementada com memórias DDR, ocupa o terceiro
nível da hierarquia de memória. Por fim, temos a memória secundária, que,
no caso, é representada por um pendrive USB.
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Segunda-feira, 8 de Março de 2021 20h29min20s BRT
Pergunta 10
Resposta Selecionada: 
Resposta Correta: 
Comentário
da resposta:
Na manipulação da memória cache, poderão ocorrer dois eventos como resposta a uma
demanda originada pelo processador: miss e hit. Um miss ocorre quando o item demandado
não se encontra na cache, e um “ hit” ocorre quando o item se encontra na cache. 
Para esta questão, suponha que uma cache contenha oito linhas; utilize mapeamento do tipo
memória associativa; e adote, como mecanismo de substituição de blocos, o LRU ( least
recently used – em português, menos recentemente usada). Suponha, ainda, que,
inicialmente, a cache esteja vazia; e que os blocos serão demandados de acordo com a
seguinte ordem: 10; 4; 2; 3; 6; 2; 3; 8; 3; 5; 8. 
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hitsocorridos
até o fim da sequência de utilização dos blocos.
7; 4.
7; 4.
Resposta correta: você realizou, corretamente, a substituição dos blocos de
acordo com o LRU e não se esqueceu de contar as demandas iniciais dos
quatro primeiros blocos (quando a cache estava vazia) que ocasionaram o
evento miss.
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