Atividade Prática - Logica Programavel -

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RELATÓRIO – ATIVIDADE PRÁTICA 
LÓGICA PROGRAMÁVEL
Nome e RU do aluno: Sandro Luiz Ceccatto 4755776
ATIVIDADE 1 - Detector de Prioridade 12:4
A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL
Figura 1 –captura de tela cheia do Código após a síntese (utilizar a opção Start Analysis and Syntesis no software Quartus II).
Figura 2 - captura de tela cheia após a realização da síntese
Figura 3 - captura de tela cheia do diagrama RTL gerado
B) SIMULAÇÃO DO WAVEFORM
Nesta atividade, o circuito identifica a posição da primeira entrada ativa e gera uma saída de 4 bits correspondente.
Figura 4 - captura de tela cheia da simulação gerada no waveform para algumas combinações de entradas. 
C) DISCUSSÃO DOS RESULTADOS
A simulação do waveform comprova o funcionamento do codificador de prioridade. Ao testarmos várias entradas simultâneas, nota-se que a saída sempre reflete o índice binário da entrada de maior peso lógico que está em nível alto ('1'). Por exemplo, ao aplicar a entrada "000001000000" (onde o bit 6 está ativo), a saída gerada é "0110", o que corresponde ao número 6 em binário, validando a lógica proposta pelo roteiro.
ATIVIDADE 2 - Seletor de portas lógicas OR, NAND e XNOR
A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL
Figura 1 –captura de tela cheia do Código após a síntese (utilizar a opção Start Analysis and Syntesis no software Quartus II).
Figura 2 - captura de tela cheia após a realização da síntese
Figura 3 - captura de tela cheia do diagrama RTL gerado
B) SIMULAÇÃO DO WAVEFORM
Nesta atividade, O objetivo é implementar portas selecionáveis com base em uma entrada de 2 bits de seleção.
Figura 4 - captura de tela cheia da simulação gerada no waveform para algumas combinações de entradas. 
C) DISCUSSÃO DOS RESULTADOS
Durante a simulação via waveform, os sinais de seleção (sel) operaram corretamente como chaves de comutação. Quando sel = 00, o sistema exibiu o comportamento da porta OR. Ao mudar para sel = 01, a saída respondeu logicamente a uma NAND , e com sel = 10, operou como XNOR. Por fim, na combinação "11", a saída foi mantida em nível baixo ('0'), atendendo ao requisito de desativar as seleções
ATIVIDADE 3 - Comparador de Magnitude de 4 bits
A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL
Figura 1 –captura de tela cheia do Código após a síntese (utilizar a opção Start Analysis and Syntesis no software Quartus II).
Figura 2 - captura de tela cheia após a realização da síntese
Figura 3 - captura de tela cheia do diagrama RTL gerado
B) SIMULAÇÃO DO WAVEFORM
Este circuito compara dois números de 4 bits e aciona saídas exclusivas (S2, S1 ou S0) dependendo se A > B, A 001 -> 011 -> 010). O sistema atendeu plenamente aos requisitos de contagem cíclica de 3 bits.
FORMATAÇÃO E FORMATO DE ENTREGA DE TODO O PROJETO
Coloque o nome do projeto no seguinte formato: projeto_final_nome_aluno_RU_xxxx.pdf.
ANEXOS
CÓDIGO ATIVIDADE 1
--NOME:SANDRO CECCATTO
--RU:4755776
--ATIVIDADE 1 - PRIORIDADE 12 -4
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity PRIORIDADESANDROCECCATTO is
 Port (
 entrada : in STD_LOGIC_VECTOR(11 downto 0);--ENTRADA
 saida : out STD_LOGIC_VECTOR(3 downto 0)--SAIDA
 );
end PRIORIDADESANDROCECCATTO;
architecture Behavioral of PRIORIDADESANDROCECCATTO is
begin
 process(entrada)
 begin
 if entrada(11) = '1' then saida S S S S unsigned(B) then
 S-Multiplexador de quatro entradas de 3 bits
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity MULTISANDROCECCATTO is
 Port (
 I0, I1, I2, I3 : in STD_LOGIC_VECTOR(2 downto 0);
 sel : in STD_LOGIC_VECTOR(1 downto 0);
 Y : out STD_LOGIC_VECTOR(2 downto 0)
 );
end MULTISANDROCECCATTO;
architecture Behavioral of MULTISANDROCECCATTO is
begin
 process(I0, I1, I2, I3, sel)
 begin
 case sel is
 when "00" => Y Y Y Y Y