Aula 09 Latches e Flip Flops

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Latches e Flip-FlopsLatches e Flip-Flops
Nikolas Libert
Aula 09
Eletrônica Digital ET52C
Tecnologia em Automação Industrial
DAELT ● Nikolas Libert ● 2
Latches e Flip-Flops
Latches e Flip-Flops
 Necessários para construção de circuitos sequenciais.
 Saídas possuem dois estados possíveis.
 Elementos com memória.
 Criados pela associação de portas lógicas com 
realimentação:
– Saídas conectadas à entrada.
DAELT ● Nikolas Libert ● 3
Latches e Flip-Flops
 Estrutura básica:
– Saídas Q e Q indicam o estado atual do componente.
– Uma sequência correta de sinais aplicados nas 
entradas gera uma mudança de estado.
 Flip-Flops (síncronos): mudanças de estado 
cadenciadas por borda de clock.
 Latches (assíncronos): mudanças de estado 
instantâneas.
Flip-Flop
Entrada 1
Clock
Q
Q
Entrada N
...
Latch
Entrada 1 Q
QEntrada N
... Q = 1 e Q = 0
Q = 0 e Q = 1
2 estados
possíveis
DAELT ● Nikolas Libert ● 4
Latch RS Básico
Latch RS Básico
 Possui apenas duas entradas:
– Reset (R).
– Set (S).
 Pode ser montado com portas Não E e inversoras.
R
S
Q
Q
Q
Q
S
R
DAELT ● Nikolas Libert ● 5
Latch RS Básico
S R Qa Qf
caso 0 0 0 0 0
caso 1 0 0 1
caso 2 0 1 0
caso 3 0 1 1
caso 4 1 0 0
caso 5 1 0 1
caso 6 1 1 0
caso 7 1 1 1
Q
Q
S
R
Estado anterior da saída Q
Estado futuro da saída Q
 A saída do circuito depende do valor da saída anterior.
– Na tabela verdade, a saída anterior é colocada como 
variável de entrada.
0
0
0
1
0
Caso 0: caso estável, o estado não muda.
1
DAELT ● Nikolas Libert ● 6
Latch RS Básico
S R Qa Qf
caso 0 0 0 0 0
caso 1 0 0 1 1
caso 2 0 1 0 0
caso 3 0 1 1
caso 4 1 0 0
caso 5 1 0 1
caso 6 1 1 0
caso 7 1 1 1
Q
Q
S
R
0
0
1
0
1
caso estável:
o estado de saída 
não muda.
0
Caso 1
Q
Q
S
R
0
1
0
1
0
1
Caso 2
caso estável:
o estado de saída 
não muda.
DAELT ● Nikolas Libert ● 7
Latch RS Básico
Q
Q
S
R
0
1
1
0
0
comutação no 
estado de saída.
1
Caso 3
Q
Q
S
R
1
0
0
1
1
0
Caso 4
comutação no 
estado de saída.
S R Qa Qf
caso 0 0 0 0 0
caso 1 0 0 1 1
caso 2 0 1 0 0
caso 3 0 1 1 0
caso 4 1 0 0 1
caso 5 1 0 1
caso 6 1 1 0
caso 7 1 1 1
DAELT ● Nikolas Libert ● 8
Latch RS Básico
Q
Q
S
R
1
0
1
0
1
caso estável:
o estado de saída 
não muda.
0
Caso 5
Q
Q
S
R
1
1
0
1
1
1
Caso 6
caso indesejável:
as duas saídas 
ficam com mesmo 
valor.
deveria sempre 
haver uma saída Q 
e Q.
S R Qa Qf
caso 0 0 0 0 0
caso 1 0 0 1 1
caso 2 0 1 0 0
caso 3 0 1 1 0
caso 4 1 0 0 1
caso 5 1 0 1 1
caso 6 1 1 0 1
caso 7 1 1 1
DAELT ● Nikolas Libert ● 9
Latch RS Básico
S R Qa Qf Qf
caso 0 0 0 0 0 1
caso 1 0 0 1 1 0
caso 2 0 1 0 0 1
caso 3 0 1 1 0 1
caso 4 1 0 0 1 0
caso 5 1 0 1 1 0
caso 6 1 1 0 1 1
caso 7 1 1 1 1 1
Q
Q
S
R
1
1
1
0
1
Indesejável: as duas saídas ficam 
com mesmo valor.
deveria sempre haver uma saída 
Q e Q.
1
Caso 7
Qf continua igual a Qa
Qf é fixado em 0
Qf é fixado em 1
Não permitido
DAELT ● Nikolas Libert ● 10
Latch RS Básico
 Tabela verdade resumida:
– Nível alto no pino S (Set): Saída muda para nível alto.
– Nível alto no pino R (Reset): Saída muda para nível 
baixo.
– Nenhuma entrada ativada: Saída permanece como 
estava.
– As duas entradas ativadas: comportamento indesejado 
(Q=Q=1).
S R Qf
0 0 Qa
0 1 0
1 0 1
1 1 X
S
R
Q
Q
Circuito funciona como 
memória de 1 bit
DAELT ● Nikolas Libert ● 11
Latch RS com Enable/Clock
Latch RS com Enable/Clock
 Possui uma entrada de enable/clock adicional:
– Alterações nos pinos R e S só refletem na saída se 
simultaneamente a entrada de Clock estiver em nível 
alto.
S
R
Q
Q
Clock
DAELT ● Nikolas Libert ● 12
Latch RS com Enable/Clock
Q
Q
S
R
Ck
 Se a entrada de Clock estiver em nível baixo, S e R 
não podem interferir nas saídas.
 Se a entrada de Clock estiver em nível alto, o circuito 
funciona como um Latch RS normal.
Q
Q
S
R
Ck Qf
0 Qa
1 RS Básico
Latch RS com Enable/Clock Latch RS básico
DAELT ● Nikolas Libert ● 13
Latch JK
Latch JK
 Pode ser obtido por meio de um latch RS com 
realimentação adicional.
S
R
Q
Q
Clock
J
K
Clock
Q
Q
- A entrada S só será 
acionada se J estiver em nível 
alto e Q em nível baixo.
- A entrada R só será 
acionada se K estiver em nível 
alto e Q estiver em nível alto.
- O caso não permitido (R=S=Q=Q=1) não ocorrerá mais. Será 
impossível ativar S e R simultaneamente.
DAELT ● Nikolas Libert ● 14
Latch JK
 Considerando entrada de clock sempre igual a 1, 
ache a tabela verdade do latch JK.
J K Qa Qa S R Qf Qf
caso 0 0 0 0
caso 1 0 0 1
caso 2 0 1 0
caso 3 0 1 1
caso 4 1 0 0
caso 5 1 0 1
caso 6 1 1 0
caso 7 1 1 1
S
R
Q
Q
Clock
J
K
Clock
Q
Q
J
K
Q
Q
Clock
DAELT ● Nikolas Libert ● 15
Latch JK
 Considerando entrada de clock sempre igual a 1, 
ache a tabela verdade do latch JK.
J K Qa Qa S R Qf Qf
caso 0 0 0 0 1 0 0 0 1
caso 1 0 0 1 0 0 0 1 0
caso 2 0 1 0 1 0 0 0 1
caso 3 0 1 1 0 0 1 0 1
caso 4 1 0 0 1 1 0 1 0
caso 5 1 0 1 0 0 0 1 0
caso 6 1 1 0 1 1 0 1 0
caso 7 1 1 1 0 0 1 0 1
J
K
Q
Q
Clock
Qf continua igual a Qa
Qf é fixado em 0
Qf é fixado em 1
Qf é o oposto de seu 
estado anterior
No caso em que J=K=1, as entradas devem ser ativadas por pouco tempo, caso 
contrário a saída oscilará entre 0 e 1.
DAELT ● Nikolas Libert ● 16
Latch JK
 Tabela verdade resumida:
– Nível alto no pino J: Saída muda para nível alto.
– Nível alto no pino K: Saída muda para nível baixo.
– Nenhuma entrada ativada: Saída permanece como 
estava.
– Nível alto nos pinos J e K: Nível lógico da saída é 
invertido.
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Situação indesejada do 
Latch RS (R=S=1) foi 
eliminada.
J
K
Q
Q
Clock
DAELT ● Nikolas Libert ● 17
Latch JK com Preset e Clear
Latch JK com Preset e Clear
 Possui duas entradas adicionais.
– Se a entrada Preset for acionada, Q inicia em nível 
alto.
– Se a entrada Clear for acionada, Q inicia em nível 
baixo.
 Preset e Clear serão sempre entradas assíncronas.
– Alteram a saída instantaneamente, independente do 
sinal de clock.
J
K
CLR
PR
Q
Q
Clock
DAELT ● Nikolas Libert ● 18
Latch JK com Preset e Clear
 Representação do latch JK com portas lógicas:
S
R
Q
Q
Clock
J
K
Clock
Q
Q
Q
Q
S
R
Clock
J
K
Substituindo o bloco do 
latch RS por seu 
circuito lógico.
DAELT ● Nikolas Libert ● 19
Latch JK com Preset e Clear
 Representação do latch JK com portas lógicas:
Q
Q
S
R
Clock
J
K
Q
Q
Clock
J
K
Simplificando com 
portas de três 
entradas.
DAELT ● Nikolas Libert ● 20
Latch JK com Preset e Clear
 Adição dos pinos de Preset e Clear:
Q
Q
Clock
J
K
Q
Q
Clock
J
K
Preset
Clear
- Para Preset ou Clear em nível alto, ocircuito funcionará como antes.
- Para Preset em nível baixo, a saída Q ficará em nível alto.
- Para Clear em nível baixo, a saída Q ficará em nível alto.
DAELT ● Nikolas Libert ● 21
Latch JK com Preset e Clear
 Latch JK com Preset e Clear
J
K
CLR
PR
Q
Q
Clock
Q
Q
Clock
J
K
Preset
Clear
Clr Pr Qf
0 0 não permitido
0 1 0
1 0 1
1 1 funcionamento 
normal
DAELT ● Nikolas Libert ● 22
Flip-Flop JK mestre escravo
Flip-Flop JK mestre escravo
 Quando o sinal de clock do latch JK está
em nível alto, a saída reflete alterações nas entradas 
instantaneamente.
 No flip-flop JK, as saídas podem mudar apenas nas 
bordas de clock.
 São elementos síncronos.
J
K
CLR
PR
Q
Q
Clock
DAELT ● Nikolas Libert ● 23
Flip-Flop JK mestre escravo
 Exemplo: Latch JK x Flip-Flop JK
– Ache a forma de onda das saídas.
t
Clk
tJ
tK
t
Qlatch
Qflip-flop t
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
DAELT ● Nikolas Libert ● 24
Flip-Flop JK mestre escravo
 Exemplo: Latch JK x Flip-Flop JK
– Ache a forma de onda das saídas.
t
Clk
tJ
tK
t
Qlatch
Qflip-flop t
Mudanças só ocorrem na borda de subida do clock.
Mudanças ocorrem em qualquer momento que o clock esteja alto.
DAELT ● Nikolas Libert ● 25
Flip-Flop JK mestre escravo
 Flip-Flop JK mestre escravo
– Possui saída intermediária Qi.
– Saída intermediária é alterada pelo estágio Mestre no 
nível alto de clock.
– Saída intermediária é copiada para o Escravo no nível 
baixo de clock.
S
R
Q
Q
Clock
J
K
Clock
S
R
Q
Q
Clock
Q
Q
Qi
Mestre Escravo
Qi
DAELT ● Nikolas Libert ● 26
Flip-Flop JK mestre escravo
– Mudanças na saída principal serão observadas na 
borda descendente de clock.
– Simbologia:
S
R
Q
Q
Clock
J
K
Clock
S
R
Q
Q
Clock
Q
Q
Qi
Mestre Escravo
Qi
J
K
Q
Q
Clock
Triângulo indica 
sensibilidade por 
borda
borda 
descendente
J
K
Q
Q
Clock
borda 
ascendente
DAELT ● Nikolas Libert ● 27
Flip-Flop JK mestre escravo
 Exemplo: Ache a forma de onda na saída.
S
R
Q
Q
Clock
J
K
Clock
S
R
Q
Q
Clock
Q
Q
Qi
Mestre Escravo
Qi
t
Clk
tJ
tK
t
Qi
Q t
J
K
Q
Q
Clock
DAELT ● Nikolas Libert ● 28
Flip-Flop JK mestre escravo
 Exemplo: Ache a forma de onda na saída.
t
Clk
tJ
tK
t
Qi
Q
t
DAELT ● Nikolas Libert ● 29
Flip-Flop T
Flip-Flop T (Toggle)
 Flip-Flop JK com entradas J e K
interligadas.
T
CLR
PR
Q
Q
CK
J
CLR
PR
Q
Q
CK
K
T
CK
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Estas situações deixam
de existir
DAELT ● Nikolas Libert ● 30
Flip-Flop T
 Flip-Flop T:
– Não é encontrado na série de CIs convencionais. Deve 
ser montado à partir de um JK.
– Utilizados na construção de contadores assíncronos.
– Se T estiver ativo, a saída é complementada a cada 
descida de clock.
T
CLR
PR
Q
Q
CK
T Qf
0 Qa
1 Qa
DAELT ● Nikolas Libert ● 31
Flip-Flop D
Flip-Flop D (Data)
 Flip-Flop JK com entradas J e K
interligadas por inversor.
D
CLR
PR
Q
Q
CK
J
CLR
PR
Q
Q
CK
K
D
CK
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Estas situações deixam
de existir
DAELT ● Nikolas Libert ● 32
Flip-Flop D
 Flip-Flop D:
– Utilizados na construção de registradores de 
deslocamento.
– Armazena o dado inserido na entrada D a cada 
descida de clock.
D
CLR
PR
Q
Q
CK
D Qf
0 0
1 1
DAELT ● Nikolas Libert ● 33
Referências
 IDOETA, I. V., CAPUANO, F. G. Elementos de 
Eletrônica Digital, 41ª Edição, Érica, São Paulo, 2013.
 PEDRONI, Volnei. Eletrônica Digital Moderna e VHDL, 
Campus, Rio de Janeiro, 2010.
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	Slide 26
	Slide 27
	Slide 28
	Slide 29
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	Slide 31
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	Slide 33