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FEDERAL UNIVERSITY 
OF SANTA CATARINA 
1 
EEL5105	–	Circuitos	e	Técnicas	Digitais	
Aula	13	
hector@eel.ufsc.br	
http://hectorpettenghi.paginas.ufsc.br	
Prof.	Héctor	Pettenghi	
Material desenvolvido com apoio de arquivos de apresentação do livro de Frank Vahid 
2 2 
Temporização	
•  Comportamento	Dinâmico	de	Porta	Lógicas	
•  Parâmetros	Temporais	de	Flip-Flops:	Atraso	de	Propagação	
•  Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Estudo	de	Caso:	Circuitos	Síncronos	
3 3 
Comportamento	Dinâmico	de	Porta	Lógicas	
		
Parâmetros	Temporais	de	Flip-Flops:	Atraso	de	Propagação	
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
Estudo	de	Caso:	Circuitos	Síncronos	
4 4 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Porta	inversora	(NOT)	
Símbolo: Tabela verdade: 
A	 S	
0	 1	
1	 0	
A S 
Circuito: 
A 
0 
1 
S 
0 
1 
Diagrama de tempo: 
Comportamento dinâmico 
5 5 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Comportamento	dinâmico	da	porta	NOT	
A 
0 
1 
S 
0 
1 
A S 
Não	é	bem	isso	que	
acontece	na	
prática...	
6 6 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Comportamento	dinâmico	da	porta	NOT	
A S A S 
	
substrato	tipo	p	
n	 n	
7 7 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Modelo	de	funcionamento	para	Porta	NOT:	
1A = 0S =
onR
onR
0A= 1S =
onR
onR
8 8 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Porta	NOT	na	transição:	
1 0→ S =
onR
onR
9 9 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Sinais	e	Formas	de	Onda	
•  “Realidade”	de	uma	porta	inversora:	
S 
0 
1 
A 
0 
1 
Atrasos! 
S 
0 
1 
Por simplicidade, freqüentemente são 
assim representados. 
tTLH 
tTHL 
Atraso ou tempo de transição 
(Low to High / High to Low) 
10 10 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	
onda	para	os	nós	c,	d,	e,	f	e	s	do	
circuito	abaixo	a	partir	dos	
sinais	de	entrada	fornecidos	e	
sem	considerar	os	atrasos.	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
11 11 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	onda	para	
os	nós	c,	d,	e,	f	e	s	do	circuito	abaixo	a	
partir	dos	sinais	de	entrada	fornecidos	
considerando	 que	 as	 portas	 de	 2	
entradas	 tem	 atraso	 de	 2	 ns	 e	 as	
inversoras	de	1	ns.	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
12 12 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	onda	para	d,	e,	f	e	s	do	circuito	
abaixo	a	partir	dos	sinais	de	entrada	fornecidos	e	considerando	
os	seguintes	atrasos:	
Inversora:	tTHL	=	tTLH	=	1ns	
NAND:	tTHL	=	1ns;	tTLH	=	2ns	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
13 13 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	onda	para	d,	e,	f	e	s	do	circuito	
abaixo	a	partir	dos	sinais	de	entrada	fornecidos	e	considerando	
os	seguintes	atrasos:	
Inversora:	tTHL	=	tTLH	=	1ns	
NAND:	tTHL	=	1ns;	tTLH	=	2ns	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
14 14 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  	Problema:	Atrasos	podem	gerar	glitches	
•  	Glitch:	oscilação	rápida	indesejável/inesperada	em	um	circuito	digital	
•  Exemplo:	No	circuito	abaixo,	se	A	e	C	forem	sempre	iguais	a	1,	espera-se	
que	a	saída	fique	sempre	em	nível	alto.		
		
A = 1 
B 
C = 1 
S = AB’ + BC 
15 15 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  	Glitch:	oscilação	rápida	indesejável/inesperada	em	um	circuito	
digital	
•  No	entanto:	
(considerando	
portas	com	1	ns	
de	atraso)	
		
A = 1 
B 
C = 1 
S = AB’ + BC 
0 1 2 3 4 5 6 7 8 9 
B	
B’	
AB’	
BC	
S	
(ns) 
1 
0 
1 
0 
1 
0 
1 
0 
1 
0 
Glitch! 
16 16 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Conceitos	importantes:	
•  	Caminho	crítico	
•  	Atraso	do	caminho	crítico		
		
		
17 17 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Conceitos	importantes:	
•  	Caminho	crítico:	caminho	mais	lento	dentro	de	um	circuito	digital	
•  	Atraso	do	caminho	crítico:	atraso	observado	em	tal	caminho	
•  Se	cada	porta	tiver	um	atraso	de	2	ns,	o	atraso	do	caminho	crítico	
será	de	6	ns	nesse	circuito.	
caminho 
crítico 
18 18 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	1:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo?	
19 19 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	1:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo?	
•  Resposta:	5	ns	
20 20 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	2:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo,	
considerando	que	cada	porta	lógica	resulta	em	um	atraso	de	3	
ns?	
21 21 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	2:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo,	
considerando	que	cada	porta	lógica	resulta	em	um	atraso	de	3	
ns?	
•  Resposta:	10	x	3	=	30	ns	
22 22 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	3:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo,	
considerando	que	cada	bloco	resulta	em	um	atraso	de	5	ns?	
SC	
0a 0b1a 1b2a 2b3a 3b
0r1r2r3r
SC	SC	
na nb
kr
k 1r + SC	 SC	 0
23 23 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exemplo	3:	Qual	o	atraso	do	caminho	crítico	do	circuito	abaixo,	
considerando	que	cada	bloco	resulta	em	um	atraso	de	5	ns?	
•  Resposta:	(k+1)	x	5	ns.	Ex.:	se	k	=	20,	atraso	=	21	x	5	=	105	ns.	
SC	
0a 0b1a 1b2a 2b3a 3b
0r1r2r3r
SC	SC	
na nb
kr
k 1r + SC	 SC	 0
QUESTÃO 1: Tempo 5 min 
24 24 
Parâmetros	Temporais	de	Flip-Flops:	Atraso	de	
Propagação	
Comportamento	Dinâmico	de	Porta	Lógicas	
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
Estudo	de	Caso:	Circuitos	Síncronos	
25 25 
Parâmetros	Temporais	de	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop	
26 26 
Parâmetros	Temporais	de	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop	
•  Exemplo	com	flip-flop	T:	
Clock 
T 
Q 
27 27 
Parâmetros	Temporais	de	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop		
•  Exemplo	com	flip-flop	T:	
Clock 
T 
Q 
visão mais realista 
e exagerada 
28 28 
Parâmetros	Temporais	de	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop		
•  Exemplo	com	flip-flop	T:	
Clock 
T 
Q 
por simplicidade 
29 29 
Parâmetros	Temporaisde	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop		
•  Exemplo	com	flip-flop	T:	
Clock 
T 
Q 
pt
30 30 
Parâmetros	Temporais	de	Flip-Flops:		
Atraso	de	Propagação	
•  Característica	temporal	muito	importante	
•  Após	a	borda	do	relógio	(clock),	a	transição	da	saída	do	flip-flop	
não	é	instantânea	
•  Tempo	de	atraso	de	propagação:	intervalo	entre	a	borda	de	
transição	do	clock	e	a	estabilização	da	saída	do	flip-flop		
•  Exemplo	com	flip-flop	T:	
Clock 
T 
Q 
PLH PHL ou , existe também o pt t t
low to high high to low 
31 31 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
Comportamento	Dinâmico	de	Porta	Lógicas	
Parâmetros	Temporais	de	Flip-Flops:	Atraso	de	Propagação	
Estudo	de	Caso:	Circuitos	Síncronos	
32 32 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Analisando	FF-T	que	responde	em	↓	
	
Clock 
T 
Q 
33 33 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Analisando	FF-T	que	responde	em	↓	
Clock 
T 
Q 
Para garantir uma transição correta, 
alguns requisitos devem ser atendidos. 
34 34 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
•  Largura	mínima	de	pulso	(tw)	:	tempo	mínimo	que	o	clock	
precisa	permanecer	em	nível	alto	ou	baixo	para	que	suas	
transições	possam	ser	detectadas	pelo	flip-flop	
Clock 
wt
35 35 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos	mais	importantes:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
Clock 
T 
Q 
36 36 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos	mais	importantes:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
Clock 
T 
Q 
37 37 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos	mais	importantes:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
Clock 
T 
Q 
tsetup thold 
38 38 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos	mais	importantes:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
Clock 
T 
Q 
Requisito violado, pode ser que 
tsetup thold 
39 39 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Requisitos	mais	importantes:	
•  Tempo	de	setup:	tempo	mínimo	de	presença	de	um	sinal	em	
uma	entrada	de	dados	antes	da	ocorrência	do	pulso	de	clock	
•  Tempo	de	hold:	tempo	mínimo	que	o	sinal	deve	permanecer	
em	uma	entrada	de	dados	após	a	transição	do	clock	
Clock 
T 
Q 
ou até mesmo 
tsetup thold 
40 40 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Com	2	flip-flops	T,	contagem	de	2	bits:	
•  Pergunta:	quando	irá	ocorrer	violação	de	tempo	de	setup	ou	
hold	nesse	circuito?	
T0 Q0 
Q0 
T1 Q1 
Q1 
1 
clock 
1 
41 41 
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
•  Com	2	flip-flops	T,	contagem	de	2	bits:	
•  Pergunta:	quando	irá	ocorrer	violação	de	tempo	de	setup	ou	
hold	nesse	circuito?	
•  Nunca,	pois	as	entradas	dos	flip-flops	estão	sempre	em	1.	
T0 Q0 
Q0 
T1 Q1 
Q1 
1 
clock 
1 
42 42 
Estudo	de	Caso:	Circuitos	Síncronos	
Comportamento	Dinâmico	de	Porta	Lógicas	
Parâmetros	Temporais	de	Flip-Flops:	Atraso	de	Propagação	
Estudo	de	Caso:	Contadores	Assíncronos	
Parâmetros	Temporais	de	Flip-Flops:	Setup	e	Hold	
		
43 43 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerar:	
•  	Atraso	de	propagação	(tp)	do	flip-flop	
•  	Setup	(ts)	e	hold	(th)	do	flip-flop	
•  	Tempo	de	transição	(tT)	da	inversora	
44 44 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerar:	
•  	Atraso	de	propagação	(tp)	do	flip-flop	
•  	Setup	(ts)	e	hold	(th)	do	flip-flop	
•  	Tempo	de	transição	(tT)	da	inversora	
Clock 
Q 
D 
45 45 
th	th	th	ts	 ts	 ts	
tT	tT	tT	
tp	tp	 tp	
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerar:	
•  	Atraso	de	propagação	(tp)	do	flip-flop	
•  	Setup	(ts)	e	hold	(th)	do	flip-flop	
•  	Tempo	de	transição	(tT)	da	inversora	
Clock 
Q 
D 
46 46 
ts	ts	 ts	
tT	tT	 tT	
tp	tp	tp	
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerar:	
•  	Atraso	de	propagação	(tp)	do	flip-flop	
•  	Setup	(ts)	e	hold	(th)	do	flip-flop	
•  	Tempo	de	transição	(tT)	da	inversora	
•  Aumentado	Fclock	e	desprezando	th:	
Clock 
Q 
D 
47 47 
ts	ts	 ts	
tT	tT	 tT	
tp	tp	tp	
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Aumentado	Fclock:	
•  Portanto:	
Clock 
Q 
D 
Tclock ≥ ts + tp + tT → Fclock ≤ 1 / Tclock 
48 48 
th	th	ts	 th	 ts	 ts	
tT	tT	 tT	
tp	tp	tp	
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerando	o	tempo	de	hold:	
Clock 
Q 
D 
49 49 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exercício:	calcular	a	frequência	de	clock	máxima	que	garante	
a	correta	operação	do	circuito	abaixo	
•  Considerando	o	tempo	de	hold:	
•  Então:	
•  Portanto,	th	não	influencia	frequência	máxima	de	clock	
Tclock ≥ ts + tp + tT → Fclock ≤ 1 / Tclock 
tp + tT ≥ th 
th	th	ts	 th	 ts	 ts	Clock 
Q 
D 
50 50 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Análise	apresentada	anteriormente	pode	ser	estendida	para	
circuitos	síncronos	em	geral	
•  Exemplo:	Máquinas	de	Estados	Finitos	da	Aula	7	
	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
51 51 
Estudo	de	Caso:	Circuitos	Síncronos	
•  De	maneira	geral:	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Clock 
N 
(entrada do 
registrador) 
52 52 
Estudo	de	Caso:	Circuitos	Síncronos	
•  De	maneira	geral:	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Clock 
N 
53 53 
Estudo	de	Caso:	Circuitos	Síncronos	
•  De	maneira	geral:	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup 
Clock 
N 
54 54 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits)Tclock ≥ tp + tcrit + tsetup 
55 55 
Estudo	de	Caso:	Circuitos	Síncronos	
Tclock ≥ tp + tcrit + tsetup 
Clock 
Clock 
N 
N 
56 56 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) 
57 57 
Estudo	de	Caso:	Circuitos	Síncronos	
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) 
Clock 
58 58 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) Geralmente	tp	≥	thold	e	portanto	essa	condição	não	é	tão	crítica.	
59 59 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) 
≥ thold tin + tcomb(min) 
60 60 
Estudo	de	Caso:	Circuitos	Síncronos	
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) 
≥ thold tin + tcomb(min) 
Clock 
61 61 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Em	geral,	é	possível	forçar	tin	=	tp		colocando	um	registrador	ou	
flip-flop	também	na	entrada	I	e,	como	geralmente	tp	≥	thold	essa	
condição	não	é	tão	crítica.	
Tclock ≥ tp + tcrit + tsetup 
≥ thold tp + tcomb(min) 
≥ thold tin + tcomb(min) 
62 62 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup Tclock	–	Período	de	clock	
tp	–	tempo	de	atraso	de	
propagação	do	flip-flop	
tsetup	–	tempo	de	setup	dos	ff`s	
thold	–	tempo	de	hold	dos	ff`s	
tcrit	–	atraso	do	caminho	crítico	
da	parte	combinacional	
63 63 
Estudo	de	Caso:	Circuitos	Síncronos	
Lógica 
Combinacional 
O I 
clk Registrador de estado (m bits) 
Tclock ≥ tp + tcrit + tsetup Tmin = tp + tcrit + tsetup 
fmax = 1 / Tmin 
freqüência máxima 
64 64 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	 1:	 calcule	 a	 freqüência	 máxima	 de	 operação	 do	 circuito	 abaixo	
considerando	tp	=	50	ns,	tsetup	=	5	ns	e	thold	=	10	ns.	Adicionalmente,	considere	
que	o	atraso	ocorrido	em	qualquer	uma	das	portas	lógicas	é	tporta	=	5	ns	e	ainda	
que	 a	 entrada	b	muda	de	 valor	 sempre	 exatamente	 tin	=	 tp	 =	 50	 ns	 após	 a	
transição	do	clock.	
n1 
n0 
s0 s1 
clk 
Lógica combinacional 
Registrador 
b x 
65 65 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	 1:	 calcule	 a	 freqüência	 máxima	 de	 operação	 do	 circuito	 abaixo	
considerando	tp	=	50	ns,	tsetup	=	5	ns	e	thold	=	10	ns.	Adicionalmente,	considere	
que	o	atraso	ocorrido	em	qualquer	uma	das	portas	lógicas	é	tporta	=	5	ns	e	ainda	
que	 a	 entrada	b	muda	de	 valor	 sempre	 exatamente	 tin	=	 tp	 =	 50	 ns	 após	 a	
transição	do	clock.	
n1 
n0 
s0 s1 
clk 
Lógica combinacional 
Registrador 
b x Tclock ≥ Tmin = tp + tcrit + tsetup 
Tclock ≥ 50ns + 2x5ns + 5ns 
fmax = 1/(65ns) = 0,01538 GHz 
tp ≥ thold ok! 
tp + tcomb(min) ≥ thold ok! 
66 66 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	 2:	 Calcule	 a	 freqüência	 máxima	 de	 operação	 do	 circuito	 abaixo	
considerando	que	o	 registrador	possui	 tp	 =	20	ns,	 tsetup	=	2	ns	e	 thold	 =	3	ns.	
Adicionalmente,	considere	que	o	atraso	do	caminho	crítico	do	decrementador	é	
tcritd	=	5	ns	e	o	da	porta	NOR	é	tporta	=	1	ns.	
ld 
4-bit register 
C t c 
4 
4 4 
4 
c n t 
4-bit down-counter 
–1 
67 67 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	2:	Calcule	a	freqüência	máxima	de	operação	do	circuito	abaixo	
considerando	que	o	registrador	possui	tp	=	20	ns,	tsetup	=	2	ns	e	thold	=	3	ns.	
Adicionalmente,	considere	que	o	atraso	do	caminho	crítico	do	decrementador	é	
tcritd	=	5	ns	e	o	da	porta	NOR	é	tporta	=	1	ns.	
ld 
4-bit register 
C t c 
4 
4 4 
4 
c n t 
4-bit down-counter 
–1 
Resposta: 
Tmin = 27ns 
fmax = 37,04 MHz 
68 68 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	3:	Análises	realizadas	no	circuito	apresentado	abaixo	revelaram	
que	algum	problema	de	temporização	está	impedindo	que	tal	circuito	
funcione	apropriadamente.	Indique	qual	(ou	quais)	problemas	estão	
ocorrendo	considerando	fclock	=	1	MHz,	tp	=	20ns,		tsetup	=	thold	=	10	ns,	o	
atraso	ocorrido	em	qualquer	uma	das	portas	lógicas		
dado	por	tporta	=	1	ns	e	ainda	que	a	entrada	bi		
muda	de	valor	sempre	exatamente	tin	=	2	ns		
após	a	transição	do	clock.	
clk State register 
bo 
bi 
s1 s0 
n1 
n0 
Combinational logic 
69 69 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	3:	Análises	realizadas	no	circuito	apresentado	abaixo	revelaram	
que	algum	problema	de	temporização	está	impedindo	que	tal	circuito	
funcione	apropriadamente.	Indique	qual	(ou	quais)	problemas	estão	
ocorrendo	considerando	fclock	=	1	MHz,	tp	=	20ns,		tsetup	=	thold	=	10	ns,	o	
atraso	ocorrido	em	qualquer	uma	das	portas	lógicas		
dado	por	tporta	=	1	ns	e	ainda	que	a	entrada	bi		
muda	de	valor	sempre	exatamente	tin	=	2	ns		
após	a	transição	do	clock.	
clk State register 
bo 
bi 
s1 s0 
n1 
n0 
Combinational logic 
Problema: Violação de tempo de hold. 
70 70 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	4:	calcule	a	freqüência	máxima	de	clock	que	pode	ser	
utilizada	no	circuito	de	um	contador	síncrono	de	16	bits	cuja	
topologia	está	apresentada	na	figura	abaixo.	Para	tal,	considere	tp	=	
70	ns,	tsetup	=	10	ns	e	thold	=	10	ns,	além	de	tcrit	=	20	ns.	
Lógica 
Combinacional 
O 
clk Registrador de estado (m bits) 
71 71 
Estudo	de	Caso:	Circuitos	Síncronos	
•  Exemplo	4:	calcule	a	freqüência	máxima	de	clock	que	pode	ser	
utilizada	no	circuito	de	um	contador	síncrono	de	16	bits	cuja	
topologia	está	apresentada	na	figura	abaixo.	Para	tal,	considere	tp	=	
70	ns,	tsetup	=	10	ns	e	thold	=	10	ns,	além	de	tcrit	=	20	ns.	
Lógica 
Combinacional 
O 
clk Registrador de estado (m bits) 
Tclock ≥ Tmin = tp + tcrit + tsetup 
Tclock ≥ 70ns + 20ns + 10ns 
fmax = 1/(100ns) = 107 Hertz 
 = 10 MHz 
QUESTÃO 2: Tempo 5 min 
72 
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FEDERAL UNIVERSITY 
OF SANTA CATARINA 
72 
EEL5105	–	Circuitos	e	Técnicas	Digitais	
Aula	13	
hector@eel.ufsc.br	
http://hectorpettenghi.paginas.ufsc.br	
Prof.	Héctor	Pettenghi	
Material desenvolvido com apoio de arquivos de apresentação do livro de Frank Vahid 
73 73 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	onda	para	os	nós	d,	e,	f	e	s	do	circuito	abaixo	a	partir	dos	sinais	de	
entrada	fornecidos	e	considerando	os	atrasos	indicados	diretamente	nas	portas.	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
74 74 
Comportamento	Dinâmico	de	Portas	Lógicas	
•  Exercício:	Trace	as	formas	de	onda	para	os	nós	d,	e,	f	e	s	do	circuito	abaixo	a	partir	dos	
sinais	de	entrada	fornecidos	e	considerando	os	atrasos	indicados	diretamente	nas	
portas.	
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 (tempo em ns) 
a 
b 
c 
d 
e 
f 
s 
75 75 
Exercícios	
•  1)	Calcule	a	freqüência	máxima	do	clock	que	pode	ser	usada	no	
circuito	apresentado	abaixo	considerando	que:	
•  O	atraso	de	propagação	dos	flip-flops	é	tp	=	10	ns;	
•  Os	tempos	de	setup	e	hold	dos	flip-flops	são	de	5	ns;	
•  O	atraso	de	cada	uma	das	portas	lógicas	é	2	ns;	
clk State register 
w 
x 
y 
z 
n0 
s0 s1 n1 
76 76 
Exercícios	
•  2)	Calcule	a	freqüência	máxima	do	clock	que	pode	ser	usada	no	
circuito	apresentado	abaixo	considerando	que:	
•  O	atraso	depropagação	dos	flip-flops	é	tp	=	20	ns;	
•  Os	tempos	de	setup	e	hold	dos	flip-flops	são	de	6	ns;	
•  O	atraso	de	cada	uma	das	portas	lógicas	é	3	ns;	
•  A	“entrada”	do	circuito	é	alterada	exatamente	após	20	ns	da	transição	do	clock.	
d1 q1 
d0 q0 
clock 
x 
y 
77 77 
Exercícios	
•  3)	Considerando	o	circuito	abaixo,	supondo	que	a	sua	“entrada”	muda	exatamente	8	
ns	após	a	transição	do	clock,	e	também	que	o	clock	é	de	62,5	MHz,	calcule	o	valor	
máximo	de	tempo	de	setup	que	os	flip-flops	podem	possuir	de	tal	forma	que	não	
ocorra	violação	desse	requisito.	Neste	problema,	considere	também	que	o	atraso	de	
propagação	dos	flip-flops	é	de	8	ns	e		
o	atraso	imposto	por	cada	uma	das	
portas	lógicas	é	de	1	ns.	
clk State register 
bo 
bi 
s1 s0 
n1 
n0 
Combinational logic 
78 78 
Exercícios	
•  4)	Calcule	a	freqüência	máxima	do	clock	que	pode	ser	usada	no	
circuito	apresentado	no	slide	seguinte	considerando	que:	
•  O	atraso	de	propagação	dos	flip-flops	é	tp	=	10	ns;	
•  Os	tempos	de	setup	e	hold	dos	flip-flops	são	de	5	ns;	
•  As	entradas	do	circuito	(“modo”,	“entrada	serial”	e	“entradas	
paralelas”),	são	alteradas	exatamente	após	10	ns	da	transição	do	
clock;	
•  Todos	os	flip-flops	têm	as	mesmas	características	temporais;	
•  O	tempo	de	transição	das	porta	lógicas	(nand	e	not)	é	de	3	ns.	
79 79 
Exercícios	
		
FF-D 
D0 
clk 
Q0 
FF-D 
D1 
clk 
Q1 
FF-D 
D2 
clk 
Q2 
FF-D 
D3 
clk 
Q3 
clock 
saída 
serial 
saídas paralelas 
entradas paralelas 
entrada serial 
modo 
ser = 1 
par = 0 
80 80 
Exercícios	
•  5)	Calcule	a	frequência	máxima	de	clock	que	pode	ser	usada	em	
um	contador	assíncrono	de	42	bits	montado	usando	flip-flops	T	
com	atraso	de	propagação	tp	=	5	ns,	além	de	tsetup	=	thold	=	1	ns.	
81 81 
Exercícios	
•  Respostas:	
•  1)	fmax	=	(1/17)	GHz	uma	vez	que	Tmin	=	17	ns.	
•  2)	fmax	=	(1/35)	GHz	uma	vez	que	Tmin	=	35	ns.	
•  3)	tsetup	≤	6	ns	/		thold	≤	9ns.	
•  4)	fmax	=	(1/24)	GHz	uma	vez	que	Tmin	=	24	ns.	
•  5)	fmax	=	4,762	MHz.