ArqII-G1-2015-2Gabarito

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L 
Universidade Luterana do Brasil 
ULBRA – Campus Canoas 
Pró-Reitoria de Graduação 
 
Tipo de atividade: 
Prova ( X ) Trabalho ( ) 
Avaliação: G1 ( X ) G2 ( ) 
Substituição de Grau: G1 ( ) G2 ( ) 
Curso: Ciência da Computação Disciplina: Arquitetura e Org de Comp II Data: 25/09/2015 
Turma: 0649 Professor(a): Edemar C. Oliveira Valor da Avaliação: 
 
Nota: Acadêmico(a): n°: 
1.Instruções para prova: 
a) Questões objetivas à caneta, dissertativas e cálculos podem 
ser à lápis. 
b) As questões valem 0,5 cada. 
 
 
 
 
Nas questões de 1 a 6 assinale com um X a única alternativa correta: 
 
1. A ordem correta no ciclo de busca, decodificação e execução de instruções mais comuns em uma arquitetura é: 
a. ( ) BI, EO, DE, BO, DI 
b. ( ) BI, DI, DE, BO, EO 
c. ( ) DE, BO, DI, EV, BI 
d. ( X ) BI, DI, BO, EI, EO 
e. ( ) BO, BI, EI, DI, EO 
 
2. Sequência correta que define a hierarquia de memórias : 
a) ( ) memória cache, Registradores, memória principal, memória secundária 
b) ( X ) Registradores, memória cache, memória principal, memória secundária 
c) ( ) memória cache, memória principal, Registradores, memória secundária 
d) ( ) Registradores, memória principal, memória secundária, memória cache 
e) ( ) Registradores, memória secundária, memória cache, memória principal 
 
 
3. São problemas (hazards) que podem ocorrer com a técnica de pipeline : 
I. Arbitração 
II. Estruturais 
III. Dados 
IV. Controle 
V. Conflito 
 
Resposta 3 
A-( ) I, II, IV e V 
B-( X) II, III e IV 
C-( ) I, III e V 
D-( ) I, II e IV 
E-( ) Todos 
 
4. Alguns dos métodos de acesso que fazem distinção entre as memórias: 
I. Sequencial 
II. Direto 
III. Randômico 
IV. Aleatório 
V. Dissociativo 
 
Resposta 4 
A-( ) I, II, IV e V 
B-( ) II, III e V 
C-( ) I, III e V 
D-( X ) I, II e IV 
E-( ) Todos 
 
 
 
 
 
 
2.Composição dos instrumentos de avaliação e valor: 
Trabalho I entrega 21/08 (peso 1,0) 
Trabalho II entrega 04/09 (peso 1,0) 
Trabalho III entrega 14/09 (peso 1,0) 
Trabalho III entrega 18/09 (peso 1,0) 
Avaliação G1 25/09 (peso 6,0) 
 
 
 
5. A memória cache: 
I. Não é vista pela CPU durante a execução das instruções 
II. Utiliza o conceito de concentração de referências 
III. Controle totalmente realizado por hardware 
IV. Apresenta sempre bloco presente na leitura 
V. Situações de HIT e MISS 
 
Resposta 5 
A-( ) I, II e IV 
B-( ) I, II, III e IV 
C-( ) II, III, IV e V 
D-( X ) I, II, III e V 
E-( ) Todos 
 
6. São pinos característicos em um barramento PCI : 
I. Do sistema 
II. De endereços e de dados 
III. De controle da interface 
IV. De arbitração 
V. De interrupção 
 
Resposta 6 
A-( ) I, II e III 
B-( ) I, II, III e IV 
C-( ) II, III, IV e V 
D-( ) I, II, IV e V 
E-( X ) Todos 
 
Responda as questões de 7 a 12: 
7. O que é latência de um estágio pipeline? 
 É a soma do tempo que uma única instrução demora para passar pelo pipeline. 
8. O objetivo principal do pipeline pode ser descrito como: 
 
Aumentar o número de instruções executadas por unidade de tempo 
 
9. Qual a função básica dos barramentos? 
 Caminho de comunicação que conecta dois ou mais dispositivos. 
 
10. Cite três elementos que afetam o desempenho de um barramento 
a) Quantidade de dispositivos conectados 
b) Gargalo da taxa de transferência e seus limites 
c) Demanda de quantidade de informações 
 
11. Os objetivos da memória cache são: 
 
a) Obter velocidade próxima das memórias mais rápidas 
b) Otimização de acesso a dados e endereços mais acessados 
c) Disponibilizar uma memória de grande capacidade ao preço de semicondutoras mais baratas. 
 
 
12. Qual é o relacionamento geral entre tempo de acesso, custo de memória e capacidade? 
 
Na hierarquia das memórias, quanto mais baixo o nível o custo/bit é menor, a capacidade é maior e o 
tempo de acesso mais lento.