UNIVESP - 2020 - Exercícios de apoio 1 - Semana 6 - ORGANIZAÇÃO DE COMPUTADORES

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ORGANIZAÇÃO DE COMPUTADORES
Hierarquia de memória6
 
Assinale Verdadeiro ou Falso. (Questões 1 a 5)
EXERCÍCIOS DE APOIO
Apenas para praticar. Não vale nota.
A localização de um bloco de memória é determinada pela associatividade. No mapeamento
direto, o bloco pode ser colocado em qualquer lugar, enquanto que, no mapeamento por
conjunto, existem n escolhas dentro deste. 
( ) Verdadeiro 
( ) Falso
RESPOSTA:
A resposta correta é: Falso - no mapeamento direto, o bloco pode ser colocado em um
único lugar na memória.
 
1.
O cálculo do endereço de memória leva em conta o tipo de associatividade e o tamanho do
bloco. 
( ) Verdadeiro 
( ) Falso
RESPOSTA:
A resposta correta é: Vardadeiro.
 
2.
O acerto (hit) ocorre quando os dados são encontrados em algum bloco do nível superior. A
taxa de acerto (hit rate) é o percentual dos acessos à memória que são encontrados no nível
superior. O hit time é dado pelo tempo para acessar o nível superior, que consiste em: tempo
de acesso mais o tempo para determinar hit/miss. Caso ocorra uma falha (miss), os dados
devem ser buscados em um bloco no próximo nível da hierarquia. A penalidade por falha
(miss penalty) é dada pelo tempo para trocar o bloco no nível superior mais o tempo para
entregar o bloco ao processador. Este tempo é maior do que hit time. 
( ) Verdadeiro 
( ) Falso
RESPOSTA:
3.
A resposta correta é: Verdadeiro.
 
No projeto da hierarquia de memória, é necessário tratar de quatro aspectos: organização,
identificação, troca de blocos e estratégia de escrita. Organização está relacionada à
associatividade e, portanto, a determinar onde um bloco será colocado na memória, o que
também se relaciona à questão da identificação. A troca de blocos ocorre em caso de falha,
quando pode ser necessário substituir um bloco naquele nível da hierarquia de memória; é
preciso determinar a política de substituição dos blocos. A estratégia de escrita pode
atualizar somente o nível atual da hierarquia ou se propagar para todos os níveis.
Dependendo da estratégia, são necessárias informações de controle adicionais (por
exemplo, o dirty bit para o write-through). 
( ) Verdadeiro 
( ) Falso
RESPOSTA:
A resposta correta é: Falso - o dirty bit é utilizado para write-back.
 
4.
As falhas (miss) em cache podem ser de 3 tipos: falhas compulsórias (ou cold start misses),
que ocorrem quando é o primeiro acesso a um bloco; falhas por conflito (ou collision
misses), as quais ocorrem em caches não completamente associativos, devido a
competições de entradas em um conjunto; e falhas por capacidade, em que ocorrem devido
ao tamanho finito do cache, quando um bloco substituído é acessado novamente mais tarde. 
( ) Verdadeiro 
( ) Falso
RESPOSTA:
A resposta correta é: Verdadeiro.
 
5.
Considere o seguinte trecho de código em C, no qual elementos na mesma coluna estão
armazenados contiguamente. 
Para cada um dos dois casos, responda:
6.
Quantos inteiros de 32 bits podem ser armazenados em uma linha de cache de 16
bytes?
RESPOSTA:
a.
 
Cada inteiro de 32 bits possui 4 bytes, e assim cabem 4 inteiros de 32 bits em
uma linha de cache de 16 bytes.
Referências às quais as variáveis exibem localidade temporal?
RESPOSTA:
(I) j, i, b[j][0] 
(II) j, i
b.
Referências às quais as variáveis exibem localidade espacial?
RESPOSTA:
(I) a[i][j] 
(II) a[j][i]
c.
Considere o projeto de um cache, com mapeamento direto e com endereços de 32 bits, com
os seguintes bits de endereço sendo usados para acessar a cache. 
Tag: 31-10 
Index: 9-5 
Offset: 4-0 
 
7.
Qual o tamanho da linha da cache (em palavras)?
RESPOSTA:
4
a.
Quantas entradas a cache possui?
RESPOSTA:
64
b.
Considere as seguintes afirmações sobre hierarquia de memória. 8.
O princípio da localidade (espacial e temporal) justifica o funcionamento de
hierarquias de memória.
I.
A localização de um bloco de memória é determinada pela associatividade. No
mapeamento direto, o bloco pode ser colocado em qualquer lugar, enquanto que, no
mapeamento por conjunto, existem n escolhas dentro deste.
II.
O cálculo do endereço de memória leva em conta o tipo de associatividade e o
tamanho do bloco.
III.
Assinale a alternativa correta: 
RESPOSTA:
A resposta correta é a alternativa d) "Apenas as afirmações I e III estão corretas."
 
As afirmações I, II e III estão corretas.a.
Apenas a afirmação I está correta.b.
Apenas as afirmações I e II estão corretas.c.
Apenas as afirmações I e III estão corretas.d.
Apenas as afirmações II e III estão corretas.e.
Considere as seguintes afirmações sobre terminologia e desempenho da hierarquia de
memória. 
Assinale a alternativa correta: 
RESPOSTA:
A resposta correta é a alternativa a) "As afirmações I, II e III estão corretas."
 
9.
O acerto (hit) ocorre quando os dados são encontrados em algum bloco do nível
superior. A taxa de acerto (hit rate) é o percentual dos acessos à memória que são
encontrados no nível superior.
I.
O hit time é dado pelo tempo para acessar o nível superior, que consiste em: tempo
de acesso mais o tempo para determinar hit/miss.
II.
Caso ocorra uma falha (miss), os dados devem ser buscados em um bloco no
próximo nível da hierarquia. A penalidade por falha (miss penalty) é dada pelo tempo
para trocar o bloco no nível superior mais o tempo para entregar o bloco ao
processador. Este tempo é maior do que hit time.
III.
As afirmações I, II e III estão corretas.a.
Apenas a afirmação I está correta.b.
Apenas as afirmações I e II estão corretas.c.
Apenas as afirmações I e III estão corretas.d.
Apenas a afirmação II está correta.e.
Considere as seguintes afirmações sobre o projeto da hierarquia de memória. 
Assinale a alternativa correta: 
10.
No projeto da hierarquia de memória, é necessário tratar de quatro aspectos:
organização, identificação, troca de blocos e estratégia de escrita.
I.
Organização está relacionada à associatividade e, portanto, a determinar onde um
bloco será colocado na memória, o que também se relaciona à questão da
identificação. A troca de blocos ocorre em caso de falha, quando pode ser
necessário substituir um bloco naquele nível da hierarquia de memória; é preciso
determinar a política de substituição dos blocos.
II.
A estratégia de escrita pode atualizar somente o nível atual da hierarquia ou se
propagar para todos os níveis. Dependendo da estratégia, são necessárias
informações de controle adicionais (por exemplo, o dirty bit para o write-back).
III.
RESPOSTA:
A resposta correta é a alternativa a) "As afirmações I, II e III estão corretas."
 
As afirmações I, II e III estão corretas.a.
Apenas a afirmação I está correta.b.
Apenas as afirmações I e II estão corretas.c.
Apenas as afirmações I e III está correta.d.
Apenas a afirmação II está correta.e.
Considere as seguintes afirmações sobre as falhas (miss) em cache. 
Assinale a alternativa correta: 
RESPOSTA:
A resposta correta é a alternativa a) "As afirmações I, II e III estão corretas."
 
11.
Falhas compulsórias (ou cold start misses) ocorrem quando é o primeiro acesso a
um bloco.
I.
Falhas por conflito (ou collision misses) ocorrem em caches não completamente
associativos, devido a competições de entradas em um conjunto.
II.
Falhas por capacidade ocorrem devido ao tamanho finito do cache, quando um bloco
substituído é acessado novamente mais tarde.
III.
As afirmações I, II e III estão corretas.a.
Apenas a afirmação I está correta.b.
Apenas as afirmações I e II estão corretas.c.
Apenas as afirmações I e III está correta.d.
Apenas a afirmação II está correta.e.
Considere um cache com 128 bytes e com blocos de 16 bytes, com política de substituição
LRU e política de escrita write through. A memória física (próximo nível da hierarquia) é de
16KB. 
Assinale a(s) alternativa(s) correta(s): 
RESPOSTA:
A resposta correta são as alternativas a) b) e c) "São necessários quatro bits de
offset."; "Se o cache for projetado para fazer uso de mapeamento direto, o index terá
três bits." e "Se considerarmos um endereçode memória de 32 bits e mapeamento
completamente associativo, o tag terá 28 bits."
12.
São necessários quatro bits de offset.a.
Se o cache for projetado para fazer uso de mapeamento direto, o index terá três bits.b.
Se considerarmos um endereço de memória de 32 bits e mapeamento
completamente associativo, o tag terá 28 bits.
c.
Se considerarmos um endereço de memória de 32 bits e mapeamento por conjunto
com associatividade 4 (4-way set associative), o tag terá 26 bits.
d.
Para obter o tamanho total desta memória cache, é necessário somar a 128 x 16
bytes da área útil somente os bits de controle (bloco válido e dirty bit).
e.
 
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GABARITO