PDF - (05 1) Atividade 2 - ARQUITETURA DE COMPUTADORES E MIC (29 02 2022)

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ATIVIDADE 2 (A2)
05.1 (ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES)
1) No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma linha. 
O número da linha é gerado por meio dos N bits menos significativos da identificação do bloco, em que N é 
dado pela expressão N=log (2)K (com K igual ao número de linhas da cache). 
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser armazenados os 
seguintes blocos: 33, 28, 47 e 10. Suponha, ainda, que o endereçamento do bloco é realizado com uma palavra 
de 8 bits. 
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas. 
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
A) 00101; 00111; 01101; 10001.
B) 00100; 00011; 00101; 00001.
C) 00001; 00101; 00011; 00100.
D) 00101010; 00111001; 01101100; 10001010.
E) 00100001; 00011100; 00101111; 00001010.
Comentário da resposta:
Resposta correta: você se lembrou de que, no mapeamento direto e no conjunto associativo, 
podem ser desprezados, na geração das tags, os N bits menos significativos. Dessa forma, no 
caso desta questão, as tags são formadas apenas por 5 bits.
5 SEMESTRE DE 2022 (BLOCO 1) - 1o PROVA
ATIVIDADE 2 (ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES)
2) Barramentos são dispositivos que visam à interconexão dos módulos presentes no nó computacional. 
Podem estar localizados tanto internamente a um microprocessador e a um microcontrolador quanto em 
estruturas externas. 
Para a utilização do barramento ou pelo processador ou pelos dispositivos de I/O, é necessária uma 
sincronização de acesso, de forma que, em determinado momento, haja apenas um fluxo de informações 
ativado. Tal sincronização é denominada arbitragem e pode ser realizada de forma distribuída ou 
centralizada (por meio do árbitro do barramento). 
Preencha as lacunas do texto a seguir. 
Barramentos baseados em ____ são exemplos de arbitragem ____, em que o tempo para a utilização do 
canal é determinístico e pode ser definido pela quantidade de nós conectados. Por sua vez, barramentos cuja 
política de acesso é baseada em ____ são exemplos de arbitragem ____. 
Selecione a alternativa que contém a sequência correta. 
A) Tokens; centralizada; spool; distribuida.
B) Daisy-chain; centralizada; spool; centralizada.
C) Spool; distribuída; tokens; centralizada.
D) Tokens; distribuída; spool; centralizada.
E) Spool; centralizada; tokens; distribuída.
Comentário da resposta:
Resposta correta: a arbitragem de um barramento indica se existe ou não uma entidade 
centralizada gerenciadora. No caso de arbitragem distribuída baseada em tokens, a permissão é 
feita pelo envio da mensagem de token de forma circular. Sendo assim, o tempo para a liberação 
de uso pode ser determinado pelo número de dispositivos conectados ao barramento. Por outro 
lado, na técnica de spool, cabe ao árbitro (centralizado) verificar, de forma circular, as demandas 
dos nós conectados.
5 SEMESTRE DE 2022 (BLOCO 1) - 1o PROVA
ATIVIDADE 2 (ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES)
3) Nos sistemas de memória, a organização dos blocos armazenados é denominada mapeamento. Sendo mais
específico em relação à cache, o mapeamento envolve as políticas e os mecanismos que possam direcionar o 
bloco dentro da cache; e, consequentemente, como localizá-lo em futuras demandas. 
Ainda quanto à cache, existem três tipos de mapeamento: memória associativa, mapeamento direto e conjunto 
associativo. No mapeamento direto e no conjunto associativo, cada bloco tem, exatamente, uma única posição 
(linha) para ser armazenado.
Para esta questão, suponha uma memória composta por oito linhas que receberá os seguintes blocos: 33, 28, 
47 e 10.
Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os 
blocos.
A) 1; 4; 7; 2.
B) 2; 5; 7; 3.
C) 2; 4; 6; 1.
D) 4; 1; 7; 2.
E) 1; 2; 3; 4.
Comentário da resposta:
Resposta correta: você observou que o número da linha corresponde ao resto da divisão do 
número do bloco pelo número da linha. O número da linha poderá ser gerado, também, com a 
coleta dos três últimos bits do número do bloco. O valor 3 é obtido em função da quantidade de 
linhas – no caso, oito linhas. Dessa forma, tem-se log 2(8) = 3.
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ATIVIDADE 2 (ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES)
4) Na manipulação da memória cache, poderão ocorrer dois eventos como resposta a uma demanda 
originada pelo processador: miss e hit. Um miss ocorre quando o item demandado não se encontra na cache, e 
um “ hit” ocorre quando o item se encontra na cache.
Para esta questão, suponha que uma cache contenha oito linhas; utilize mapeamento do tipo memória 
associativa; e adote, como mecanismo de substituição de blocos, o LRU ( least recently used - em português, 
menos recentemente usada). Suponha, ainda, que, inicialmente, a cache esteja vazia; e que os blocos serão 
demandados de acordo com a seguinte ordem: 10; 4; 2; 3; 6; 2; 3; 8; 3; 5; 8. 
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da 
sequência de utilização dos blocos.
A) 4; 3.
B) 4; 7.
C) 7; 4.
D) 3; 4.
E) 8; 3.
Comentário da resposta:
Resposta correta: você realizou, corretamente, a substituição dos blocos de acordo com o LRU e
não se esqueceu de contar as demandas iniciais dos quatro primeiros blocos (quando a cache 
estava vazia) que ocasionaram o evento miss.
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5) Para a utilização do barramento e de alguns dispositivos de I/O ( Input/ Output - em português, 
entrada/saída); e, também, de serviços baseados em conexão das redes de comunicação de dados, adota-se um 
mecanismo denominado handshake. Com o handshake, garante-se que ou o dispositivo ou o canal poderá ser 
utilizado por aquele que conseguiu fechar a conexão. 
Para esta questão, sequencie as etapas listadas a seguir, do ponto de vista do solicitante da conexão, de 
acordo com a ordem em que ocorrem. 
(1) Envio de um sinal de requisição de uso (REQ). 
(3) Envio de um sinal ACK. 
(2) Espera de um sinal de concessão de uso (ACK). 
(4) Envio das informações. 
Selecione a alternativa que contém a sequência correta.
A) 1; 3; 2; 4.
B) 3; 1; 2; 4.
C) 4; 2; 1; 3.
D) 1; 3; 4; 2.
E) 1; 4; 3; 2.
Comentário da resposta:
Resposta correta: no handhake, antes do estabelecimento da conexão, há a necessidade de 
verificar se o canal se encontra disponível para o uso. Para que isso aconteça, existe a 
negociação de utilização representada pelo envio da requisição de uso; pelo recebimento da 
confirmação da disponibilidade; e pelo envio do encerramento das tratativas de conexão, para 
que, somente depois, possa ser iniciado o envio das informações.
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6) A manipulação da memória cache envolve algumas políticas em relação ao seu mapeamento e à 
substituição de seus blocos. Estas políticas impactam, diretamente, a sua estruturação. Podemos distinguir o 
mapeamento em três tipos: memória associativa, mapeamento direto e conjunto associativo. Por sua vez, as 
políticas de substituição de blocos são divididas em LRU, em LFU e em FIFO. Ainda quanto à substituição dos
blocos, podemos destacar as políticas de escrita, de write-back e de write-through. Para esta questão, analise o 
texto a seguir e complete as lacunas apropriadamente. 
A estruturação de uma memória cache pode ser dividida nos seguintes campos: ____ (que contém a 
identificação do bloco) e o próprio conteúdo do bloco. Além desses dois campos básicos, podemos encontrar 
um campo que informa a última utilização do bloco, quando a política de escrita for do tipo ____; um campo 
que informa a quantidade de acessos ao bloco, quando for usado o ____ ; e um campo que indica se o bloco foi 
modificado, quandoa política de escrita for do tipo ____. 
Assinale a alternativa que contém a ordem correta de preenchimento.
A) Tag; LRU; LFU; write-through.
B) Content; LRU; LFU; write-back.
C) Tag; FIFO; LFU; write-back.
D) Tag; LFU; LRU; write-back.
E) Tag; LRU; LFU; write-back.
Comentário da resposta:
Resposta correta: realmente, o campo relativo à identificação do bloco é denominado tag. Os 
blocos adicionais estão vinculados às demais políticas da cache. Por exemplo, no caso da LRU 
(least recently used – em português, menos recentemente usada), devemos armazenar o momento
da última utilização do bloco. Por outro lado, na LFU (least frequently used – em português, menos
frequentemente usado), deve-se armazenar a frequência da utilização do bloco. Por fim, quando se
usa a política de escrita do tipo write-back, devemos armazenar um bit, indicando se o bloco foi ou
não modificado, para que, no processo de substituição desse bloco, possa haver a atualização da 
memória de nível abaixo de forma apropriada.
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7) O sistema de memória de um nó computacional apresenta uma hierarquia que separa os módulos de memória em 
função de sua localização e de suas funcionalidades. Para cada nível da hierarquia, é possível associar, dentre outras 
coisas, modelos de mapeamento com tecnologias distintas de fabricação. Como exemplos, podemos empregar memórias 
SRAM e DRAM em níveis específicos da hierarquia de memória; e projetar memórias com estruturações distintas, para 
permitir uma maior eficiência de acesso. 
Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que considerar 
falsa(s). 
(F) Memórias cache são, geralmente, implementadas com SDRAM, pelo fato de serem estáticas. 
(V) Memórias derivadas de DRAM apresentam maior densidade de bits por área, porém são mais lentas, devido ao 
ciclo de refresh.
(V) Memórias, geralmente, são organizadas na forma matricial, para propiciar um hardware menos complexo dos 
decodificadores de linhas/colunas em relação aos decodificadores das memórias lineares.
(F) Os módulos de memória fazem interface com o processador por meio dos barramentos, que alimentam os 
registradores GPR do processador diretamente. 
Assinale a alternativa que contém a sequência que você avalie ser correta. 
A) V; F; F; V.
B) F; V; V; F.
C) V; F; V; F.
D) F; V; F; V.
E) F; V; V; V.
Comentário da resposta:
Resposta correta: realmente, uma das questões de as memórias caches serem mais rápidas, além de sua 
estruturação, é a tecnologia empregada: SRAM. As memórias SRAM, diferentemente das baseadas em 
DRAM, não têm ciclo de refresh. Quanto aos decodificadores de linhas/colunas, a forma matricial permite 
que, apesar de haver a necessidade de dois decodificadores (um para a linha e outro para a coluna), os 
circuitos envolvidos apresentam menor complexidade em relação aos decodificadores de memórias 
lineares. Isso significa que apresentam menores tempos de propagação interna de sinais e, 
consequentemente, podem operar em frequências mais altas. Por fim, os registradores do processador que
fazem interface com o sistema de memória são o MBR (Memory Buffer Register – em português, registrador
de buffer de memória) e o MAR (Memory Address Register – em português, registrador de endereço de 
memória).
5 SEMESTRE DE 2022 (BLOCO 1) - 1o PROVA
ATIVIDADE 2 (ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES)
8) Um computador é composto por vários níveis de memória. Cada nível de memória apresenta as suas 
particularidades em relação à capacidade de armazenamento, ao tempo de acesso, à complexidade do circuito 
e ao custo de implementação. Para esta questão, numere os tipos de memória abaixo apresentados, iniciando, 
com o valor 1, pela memória que estiver mais próxima ao processador dentro de um computador normalmente
vendido:
(2) Pendrive USB;
(1) GPR;
(4) SRAM;
(3) DDR4. 
Assinale a alternativa que apresente a sequência correta. 
A) 4; 3; 2; 1.
B) 1; 2; 3; 4.
C) 2; 4; 1; 3.
D) 2; 1; 4; 3.
E) 3; 4; 1; 2.
Comentário da resposta:
Resposta correta: o nível mais alto da hierarquia de memória é representado pelos registradores, como os 
GPRs. O segundo nível é representado pela memória cache, implementada com memórias do tipo SRAM. A 
memória principal, geralmente implementada com memórias DDR, ocupa o terceiro nível da hierarquia de 
memória. Por fim, temos a memória secundária, que, no caso, é representada por um pendrive USB.
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9) Atualmente, os sistemas computacionais podem ser implementados a partir de codificações com HDL (
Hardware Description Language - em português, linguagem de descrição de hardware). Duas linguagens 
dominam o mundo das HDL: Verilog e VHDL. A partir do código, é possível fazer a síntese de circuitos com 
ferramentas integradas, de modo a permitir, antes da concepção física, a simulação dos circuitos; e a verificar 
a correção de suas funcionalidades. 
Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que 
considerar falsa(s). 
(F) Em Verilog, a definição “ reg [7:0] Memory[255:0];” define um vetor de registradores com oito (zero a 
sete) linhas e com uma largura de 256 (0 a 255) bits. 
(F) Em Verilog, a definição “ inout” indica que o pino do circuito permite apenas a entrada de valores. 
(V) Verilog permite a manipulação de “if ternário” igual à linguagem C/C++. Por exemplo, a linha “ 
data[7:0] = (~rw && en) ? 8'bz : databuffer[7:0];” consiste em um “if ternário”. 
(V) Em manipulação de hardware, o bit menos significativo (LSB; Least Significant Bit - em português, bit 
menos significativo) é o bit mais à direita, referenciado como “bit 0”. 
Assinale a alternativa que contém a sequência que você avalie ser correta. 
A) F; F; V; V.
B) V; F; F; V.
C) V; F; V; F.
D) F; V; F; V.
E) V; V; F; F.
Comentário da resposta:
Resposta incorreta: sugerimos que faça a releitura do e-book. Para responder a esta questão, entenda 
que Verilog é uma HDL que, em muitos aspectos, assemelha-se à C/C++. Dado um valor no sistema de 
numeração binário, para convertê-lo para decimal, começaremos a realizar as exponenciações da esquerda
para direita ou da direita para a esquerda? Quanto às pinagens de um processador, temos apenas pinos de 
entrada e de saída? Por exemplo, no caso da memória, poderíamos ter, também, pinos que atendam tanto à
operação de leitura quanto à de gravação de dados?
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10) A memória cache pode ser estruturada em uma das três formas seguintes: memória associativa, 
mapeamento direto e conjunto associativo. O mapeamento de memória remete a como os blocos poderão estar 
distribuídos; e, consequentemente, a como os blocos demandados pelo processador poderão ser localizados na 
cache. O tipo de mapeamento tem consequências diretas não somente em relação à forma de implementação, 
mas, também, em relação à sua eficiência. 
Para esta questão, analise as afirmativas a seguir, assinalando, com “V”, aquela(s) que você julgar ser 
verdadeira(s) e, com “F”, a(s) que avaliar ser falsa(s). 
(V) O conjunto associativo atenua os problemas da cache implementada com mapeamento direto, pois 
possibilita que dois ou mais blocos de mesma característica estejam armazenados, concomitantemente, na 
memória cache. 
(F) No mapeamento direto, armazenam-se todos os bits que compõem o campo de referência do bloco, pois 
isso facilita a manipulação do decodificador de linha. 
(F) Memórias associativas são, geralmente, empregadas em caches L3, devido à sua alta eficiência, 
atenuando os acessos ao próximo nível da hierarquia de memória, que é representado pela memória principal. 
(V) Memórias associativas tendem a ter menor capacidade de armazenamento, devido àsua complexidade de
hardware, que é composto por comparadores paralelos aos circuitos de seleção. 
Selecione a alternativa que contém a sequência correta. 
A) F; V; V; F.
B) V; F; V; F.
C) V; F; F; V.
D) F; V; F; V.
E) V; V; F; V.
Comentário da resposta:
Resposta correta: realmente, as memórias associativas tendem a apresentar maior eficiência, mas são 
limitadas às caches L1, devido à sua maior complexidade (e ao seu maior custo) de implementação. Por sua 
vez, o conjunto associativo mescla as vantagens do mapeamento direto e do conjunto associativo.
Quinta-feira, 25 de Novembro de 2021 11h44min14s BRT
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