Nota 10 - UNIVESP - 2021 - Atividade para Avaliação - Semana 3 - Projeto Digital

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Fazer teste: Semana 3 - Atividade AvaliativaProjeto Digital - EEP001 - Turma 001 Atividades
Fazer teste: Semana 3 - Atividade Avaliativa 
PERGUNTA 1
O circuito dado representa um latch construído com portas
NAND.
Com base neste circuito, assinale a alternativa correta:
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
As entradas SET=1 e RESET=1 fazem a saída mudar de seu
estado anterior.
Basta que SET=1 para fazer a saída ir a nível lógico alto.
As entradas, quando colocadas em 0 (SET=0 e RESET=0),
impõem uma condição inválida.
Este circuito não representa um latch SR.
1 pontos  
PERGUNTA 2
Indique a a�rmativa correta sobre Máquina de Estados Finitos
(FSM):
FSMs podem assumir estados não determináveis.
Circuitos que tenham um determinado comportamento com
o tempo não são FSMs.
Circuitos sequenciais são a base da FSM.
Circuito combinacional são semelhantes aos circuitos
sequenciais quando aplicados a FSMs.
Somente circuitos combinacionais são necessários para a
construção de FSMs.
1 pontos  
?
https://ava.univesp.br/webapps/blackboard/execute/courseMain?course_id=_3651_1
https://ava.univesp.br/webapps/blackboard/content/listContent.jsp?course_id=_3651_1&content_id=_491235_1&mode=reset
PERGUNTA 3
Entradas assíncronas são aquelas que independe da variação do
clock para produzir uma saída. PRESET e CLEAR são entradas
deste tipo. Pode-se a�rmar:
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 1.
se PRESET=1 e sua atuação se dá em nível baixo, produz uma
saída igual a 1.
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
se PRESET=0 e sua atuação se dá em nível baixo, produz uma
saída igual a 1.
se PRESET=1 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
1 pontos  
PERGUNTA 4
Tempo de hold é:
intervalo de tempo não importante em sistemas síncronos.
o intervalo de tempo imediatamente anterior à transição
ativa do clock durante o qual as entradas necessitam se
manter estáveis.
o intervalo de tempo que determina o período de clock.
o intervalo de tempo que gerará atraso na propagação dos
sinais pelas portas.
o intervalo de tempo imediatamente depois da transição
ativa do clock durante o qual as entradas necessitam se
manter estáveis.
1 pontos  
PERGUNTA 5
Dado o diagrama lógico:
1 pontos  
Qual a expressão booleana que representa este circuito?
PERGUNTA 6
Dado o diagrama lógico:
Qual a expressão booleana que representa este circuito?
1 pontos  
PERGUNTA 7
O circuito dado representa um latch construído com portas NOR.
Com base neste circuito, assinale a alternativa correta:
As entradas SET=0 e RESET=0 fazem a saída mudar de seu
estado anterior.
As entradas, quando colocadas em 1 (SET=1 e RESET=1),
impõem uma condição inválida.
Basta que SET=0 para fazer a saída ir a nível lógico alto.
Este circuito não representa um latch SR.
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
1 pontos  
PERGUNTA 8
A diferença entre LATCH e FLIP-FLOP é:
Latch altera sua saída com a entrada de um sinal de clock.
Flip-Flop não necessita de clock para ter sua saída alterada.
Flip-Flop tem suas saídas alteradas no instante que suas
entradas mudam, característica de sincronicidade.
Latch tem suas saídas alteradas no instante que suas
entradas mudam, característica de assincronicidade.
Latch e �ip-�op precisam do sinal de sincronismo (clock) para
mudar a sua saída.
1 pontos  
PERGUNTA 9
No caso de um �ip-�od JK com entradas assíncronas PRESET e
CLEAR podemos a�rmar:
PRESET necessita de um pulso de clock para atuar.
As entradas assíncronas eliminam a necessidade de pulso de
clock para o funcionamento.
As entradas J=0 e K=1 produzem saída Q=0 se houver um
pulso de clock e as entradas PRESET e CLEAR inativas.
1 pontos  
As entradas JK alterarão o valor da saída independente do
pulso de clock.
Um sinal com nível ativo no CLEAR produzirá uma saída 0
somente quando houver um pulso de clock.
PERGUNTA 10
Máquina de Estados Finitos (FSM) são:
circuitos sequenciais que contêm número de estados
determinados.
circuitos combinacionais com saídas determinadas em
número �nito.
circuitos sequenciais que podem assumir estados não
determináveis.
circuitos com transições não determináveis através de lógica
digital.
circuitos combinacionais com número de estados limitados.
1 pontos