Exercicios capitulo 5 - tocci ,sistemas Digitais- principios e aplicações, 11 edição,

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Universidade do Estado do Estado do Amazonas
Escola Superior de Tecnologia
Disciplina: Eletrônica Digital 2
Exercicios capitulo 5
Manaus-AM
B 5.1* Considerando inicialmente Q = 0, aplique as formas de onda x e y,
mostradas na Figura 5.77, às entradas SET e RESET de um latch NAND e
determine as formas de onda das
saídas Q e Q
B 5.2 Inverta as formas de onda x e y mostradas na Figura 5.77, aplique-as nas
entradas SET e RESET de um latch NOR e determine as formas de onda das
saídas Q e Q. Considere inicialmente Q = 0.
5.3* As formas de onda mostradas na Figura 5.77 são aplicadas ao circuito da
Figura 5.78. Considere inicialmente Q = 0 e determine a forma de onda da
saída Q
D 5.4 Modifique o circuito mostrado na Figura 5.9 para usar um latch com
portas NOR.
D 5.5 Modifique o circuito mostrado na Figura 5.12 para usar um latch com
portas NAND.
T 5.6* Veja o circuito mostrado na Figura 5.13. Um técnico testa a operação do
circuito observando as saídas com um osciloscópio digital enquanto a chave
é comutada de A para B. Quando a chave é comutada, o osciloscópio mostra a
forma de onda em XB, conforme a Figura 5.79. Qual defeito no circuito poderia
gerar esse resultado? (Sugestão: qual é a função do latch NAND?)
R: A resposta mostrada ocorreria se a trava Nand não estivesse funcionando como
flip-flop. Uma lógica HIGH permanente em IC Z1-4 impedirá que a trava funcione
corretamente e, portanto, o salto da chave aparecerá em Z1-6. quando a onda
quadrada de 1 KHz é alta, o salto da chave estará presente em Z2-6.
B 5.7 Determinado FF com clock tem os seguintes valores mínimos: tS = 20 ns
e tH = 5 ns. Durante quanto tempo as entradas de controle devem permanecer
estáveis antes da transição ativa do clock?
R:As entradas de controle devem ser estáveis por ts = 20ns antes da transição do
relógio
B 5.8 Aplique as formas de onda S, R e CLK mostradas na Figura 5.19 no FF
da Figura 5.20 e determine a forma de onda da saída Q.
R: O FF responderá nos momentos b, d, f, h, j correspondendo a transições CLK de
direção negativa
B 5.9* Aplique as formas de onda mostradas na Figura 5.80 no FF mostrado na
Figura 5.19 e determine a forma de onda da saída Q. Repita o procedimento
para o FF da Figura 5.20. Considere inicialmente Q = 0.
Supondo que Q = 0 inicialmente (para a
borda positiva acionada S-C FF)
Supondo que Q = 0 inicialmente (para a
borda negativa acionada S-C FF)
5.10 Desenhe as seguintes formas de ondas de pulso digital. Acrescente os
rótulos de tr , tf e tw, do pulso positivo e do pulso negativo.
(a) Um pulso TTL negativo com tr = 20 ns, tf = 5 ns e tw = 50 ns.
(b) Um pulso TTL positivo com tr = 5 ns, tf = 1 ns e tw = 25 ns.
(c) Um pulso positivo com tw = 1 ns, cuja borda de subida ocorre a cada 5 ms.
Dê a frequência dessa forma de onda.
5.11 Aplique as formas de onda J, K e CLK mostradas na Figura 5.23 no FF da
Figura 5.24. Considere inicialmente Q =1 e determine a forma de onda da saída
Q.
R: O FF pode mudar de estado apenas nos pontos b, d, f, h, j com base nos valores
das entradas J e K
D 5.12
(a)* Mostre como um flip-flop J-K pode operar como um FF do tipo T (comuta
de estado a cada pulso de clock). Em seguida, aplique um sinal de clock de 10
kHz na entrada de CLK desse FF e determine a forma de onda da saída Q.
R: Conecte as entradas J e K permanentemente ALTO. a saída Q será uma onda
quadrada com uma frequência de 5KHz
(b) Conecte a saída Q desse FF à entrada de clock de um segundo FF J-K que
também possui J = K = 1. Determine a frequência do sinal na saída desse FF.
R: a saída Q será uma onda quadrada com uma frequência de 2,5 KHz
B 5.13 As formas de onda mostradas na Figura 5.81 são aplicadas em dois FFs
diferentes: (a) J-K disparado por borda de subida (b) J-K disparado por borda
de descida Desenhe a forma de onda da saída Q para cada FF, considerando
inicialmente Q = 0. Considere que cada um tenha tH = 0.
5.14 Um FF D algumas vezes é usado para atrasar uma forma de onda binária,
de modo que a informação binária aparece na saída um certo tempo depois de
aparecer na entrada D.
(a)* Determine a forma de onda da saída Q do FF mostrado na Figura 5.82 e
compare com a da entrada. Observe que o atraso de tempo em relação à
entrada é de um período do clock.
R: Uma vez que o FF tem Th = 0, o FF responderá ao valor presente na entrada D
antes do NGT do relógio
(b) Como pode ser obtido um atraso de tempo correspondente a dois
períodos do clock?
R: Conecte Q à entrada D de um segundo FF e conecte o sinal de clock ao segundo
FF. a saída do segundo FF será atrasada por 2 períodos de relógio a partir dos
dados de entrada
B 5.15 (a) Aplique as formas de onda S e CLK mostradas na Figura 5.80 às
entradas D e CLK de um FF D disparado por borda de subida. Em seguida,
determine a forma de onda da saída Q.
(b) Repita o procedimento usando a forma de onda R, mostrada na Figura 5.80,
na entrada D do FF.
B 5.16* Um FF D disparado por borda pode ser configurado para operar no
modo de comutação, como um FF tipo T, conforme é mostrado na Figura 5.83.
Considere inicialmente Q = 0 e determine a forma de onda da saída Q.
R: Q é uma onda quadrada de 500 Hz
B 5.17
(a) Aplique as formas de onda S e CLK, mostradas na Figura 5.80, às entradas
D e EN de um latch D, respectivamente, e determine a forma de onda da saída
Q.
(b) Repita o procedimento usando a forma de onda R aplicada à entrada D.
5.18 Compare a operação do latch D com o flip- -flop D disparado por borda de
descida aplicando as formas de onda, mostradas na Figura 5.84, em cada um e
determinando as formas de onda da saída Q.
5.19 No Problema 5.16, vimos como um flip-flop D disparado por borda pode
operar como um FF tipo T. Explique por que essa mesma ideia não funciona
para um latch D.
R: Se for conectado de volta a D, as saídas Q e irão oscilar enquanto CLK𝑄 𝑄
estiver HIGH. isso ocorre porque = 1 produzirá S = 0, C = 1 que fará = 0, então𝑄 𝑄
fará S = 1, C = 0 que fará = 1𝑄
B 5.20 Determine a forma de onda da saída Q do FF, mostrado na Figura 5.85.
Considere inicialmente Q = 0 e lembre-se de que as entradas assíncronas se
sobrepõem a todas as outras.
R: J = K = 1, portanto, FF alternará em cada borda de direção negativa CLK, a
menos que as entradas PRE ou CLR sejam BAIXAS
B, N 5.21* Aplique as formas de onda CLK, PRE e CLR, mostradas na Figura
5.32, em um FF D disparado por borda de subida com entradas assíncronas
ativas em nível BAIXO. Considere que a entrada D seja mantida em nível ALTO
e que a saída Q esteja inicialmente em nível BAIXO. Determine a forma de
onda da saída Q.
B 5.22 Aplique as formas de onda, mostradas na Figura 5.85 ao flip-flop D
disparado na borda de descida do clock e que tem entradas assíncronas
ativas em nível BAIXO. Considere que a entrada D seja mantida em nível
BAIXO e que a saída Q esteja inicialmente em nível ALTO. Desenhe a forma de
onda resultante na saída Q
B 5.23 Use a Tabela 5.2 da Seção 5.11 para determinar o seguinte:
(a)* Quanto tempo pode levar para a saída Q de um 74C74 comutar de 0 para 1
em resposta a uma transição ativa do CLK?
R: 200 ns
(b)* Qual FF da Tabela 5.2 requer que suas entradas de controle permaneçam
estáveis por mais tempo após a transição ativa do clock? E antes?
R: com um Th = 5ns, o 7474 requer que suas entradas de controle permaneçam
estáveis por mais tempo após a transição CLK
(c) Qual é o pulso mais estreito que pode ser aplicado na entrada PRE de um
FF 7474?
R: 30 ns
B 5.24 Use a Tabela 5.2 para determinar o seguinte:
(a) Quanto tempo pode levar para limpar um 74LS112 de modo assíncrono?
R: 24ns
(b) Quanto tempo pode levar para setar um 74HC112 de modo assíncrono?
R: 41ns
(c) Qual é o intervalo mais curto aceitável entre as transições de clock ativas
em um 7474?
R: Tmin= 1𝐹 𝑚𝑎𝑥 = 
1
15𝑀𝐻𝑧 = 66. 7𝑛𝑠
(d) A entrada D de um 74HC112 vai para o nível ALTO 15 ns antes da borda
ativa de clock. Os dados serão armazenados de modo confiável no flip-flop?
R: Nao, o tempo é insuficiente, precisaria de 25ns
(e) Quanto tempo leva(depois da borda de clock) para armazenar de modo
síncrono um 1 em um flip-flop 7474 D limpo?
R: 25 ns
D 5.25* Modifique o circuito mostrado na Figura 5.38 para usar um flip-flop J-K
D 5.26 No circuito mostrado na Figura 5.86, as entradas A, B e C estão
inicialmente em nível BAIXO. Supõe-se que a saída Y vá para o nível ALTO
apenas quando A, B e C forem para o nível ALTO em determinada sequência.
(a) Determine a sequência que faz com que Y vá para o nível ALTO.
R: Y pode ir para ALTO apenas quando C for ALTO enquanto X já estiver ALTO.
X pode ir para ALTO apenas se B for para ALTO enquanto A for ALTO.
Assim, a sequência correta é A, B, C.
(b) Explique a necessidade do pulso INÍCIO.
R: O pulso START limpa inicialmente X e Y para 0 antes de aplicar os sinais A, B, C
(c) Modifique esse circuito, de modo a usar FFs D.
D 5.27*
(a) Desenhe um diagrama de circuito para a transferência paralela de dados
síncrona de um registrador de três bits para outro usando flip-flops J-K.
(b) Repita a operação para uma transferência paralela assíncrona.
D 5.28 Um registrador de deslocamento circular mantém a informação binária
circulando pelo registrador à medida que os pulsos de clock são aplicados. O
registrador de deslocamento, mostrado na Figura 5.43, pode ser convertido
em registrador circular conectando-se X0 à linha ENTRADA DE DADOS.
Nenhuma entrada externa é usada. Considere que esse registrador circular
comece com o dado 1011 (X3 = 1, X2 = 0, X1 = 1 e X0 = 1). Relacione a
sequência de estados que os FFs do registrador apresentam enquanto oito
pulsos de deslocamento são aplicados.
R: Neste arranjo, os dados mudam de acordo:
X3->X2->X1->X0->X3
X3 X2 X1 X0
1 0 1 1
1 1 0 1
1 1 1 0
0 1 1 1
1 0 1 1
1 1 0 1
1 1 1 0
0 1 1 1
1 0 1 1
D 5.29* Veja a Figura 5.44, em que um número de três bits armazenado no
registrador X é deslocado serialmente para o registrador Y. Como o circuito
deve ser modificado para que, ao final da operação de transferência, o número
original armazenado em X esteja presente nos dois registradores? (Sugestão:
veja o Problema 5.28.)
R: Conecte a saída 0 à entrada D de FF X2 de modo que o conteúdo do registro X
seja recirculado
B 5.30 Veja o circuito do contador mostrado na Figura 5.45 e responda:
(a)* Se o contador começar em 000, qual será o valor da contagem após 13
pulsos de clock? E após 99 pulsos? E após 256 pulsos? $
A contagem após 13 pulsos de relógio é 101
A contagem após 99 pulsos de clock é 011
A contagem após 256 pulsos é 000
(b) Se o contador começar em 100, qual será o valor da contagem após 13
pulsos? E após 99 pulsos? E após 256 pulsos?
A contagem após 13 pulsos de relógio é 001
A contagem após 99 pulsos de clock é 111
A contagem após 256 pulsos é 100
(c) Conecte um quarto FF J-K (X3) a esse contador e desenhe o diagrama de
transição de estados para esse contador de 4 bits. Se a frequência de clock de
entrada for de 80 MHz, como será a forma de onda em X3?
B 5.31 Veja o contador binário mostrado na Figura 5.45. Modifique-o
conectando X̅0 na entrada CLK do flip-flop X1, e X̅1 na entrada CLK de X2.
Comece com todos os FFs no estado 1 e desenhe as diversas formas de onda
de saída (X0, X1, X2) para 16 pulsos de entrada. Em seguida, relacione a
sequência de estados dos FFs, como foi feito na Figura 5.46. Esse contador é
denominado contador decrescente. Por quê?
B 5.32 Desenhe o diagrama de transição de estados para esse contador
decrescente e compare-o com o diagrama mostrado na Figura 5.47. Em que
eles são diferentes?
B 5.33*
(a) Quantos FFs são
necessários para construir
um contador binário que
conte de 0 a 1023?
R: , entao2𝑛 − 1 = 1023
, assim n=10 FF2𝑛 = 1024
(b) Determine a frequência na saída do último FF desse contador para uma
frequência de clock de entrada de 2 MHz.
R: Com N FFs, o número do contador é =1024 de modo que a divisão de2𝑛
frequência no último FF será 1/1024 em relação ao relógio de entrada. Assim, a
frequência de saída = 2 MHz / 1024 = 1953 Hz.
(c) Qual é o módulo do contador?
R: módulo = = 10242𝑛
(d) Se o contador começar em zero, que valor de contagem ele apresentará
após 2060 pulsos?
R: A cada 1024 pulsos, o contador recicla a zero. portanto, após 2048 pulsos, o
contador volta à contagem zero, portanto, após 2060 pulsos, o contador estará na
contagem de 12.
1024+1024+12 = 2060
B 5.34 Um contador binário recebe pulsos de um sinal de clock de 256 kHz. A
frequência de saída do último FF é 2 kHz.
(a) Determine o módulo do contador.
R: modulo= 256 KHz/2KHz = 128
(b) Determine a faixa de contagem
R: 128 = , a contagem máxima é -1= 127. a faixa será 1272𝑛 2𝑛
B 5.35 Um circuito fotodetector é usado para gerar um pulso a cada vez que
um cliente entra em um determinado estabelecimento. Os pulsos são
aplicados em um contador de 8 bits. O contador é usado para determinar
quantos clientes entraram na loja. Depois de fechar a loja, o proprietário
observa a contagem 000010012 = 910. Ele sabe que esse valor não está
correto, porque entraram muito mais que nove pessoas na loja. Considerando
que o circuito do contador funciona corretamente, qual seria o motivo da
discrepância?
R: O contador reciclado de volta para 00000000 após 28 = 256 pulsos
D 5.36* Modifique o circuito mostrado na Figura 5.48 de modo que apenas o
código de endereço 10110110 permita que o dado seja transferido para o
registrador X.
T 5.37 Suponha que o circuito mostrado na Figura 5.48 não esteja funcionando
corretamente, de modo que os dados estão sendo transferidos para X tanto
com o código de endereço 11111110 quanto com 11111111. Quais seriam
alguns dos defeitos no circuito que poderiam causar isso?
R: Independentemente do estado lógico da linha de endereço A8, os dados são
transferidos do MPU para o registrador X. Assim, o problema está na conexão entre
a linha de endereço A8 do MPU e a porta AND de 8 entradas.
D 5.38 Muitos microcontroladores compartilham os mesmos pinos para dar
saída ao endereço inferior e aos dados de transferência. Para manter o
endereço constante enquanto os dados são transferidos, a informação do
endereço é guardada em um latch habilitado pelo sinal de controle ALE
(address latch enable — habilitador do latch de endereço), como mostra a
Figura 5.87. Conecte esse latch ao microcontrolador, de modo que ele recolha
o que está no endereço inferior e linhas de dados enquanto ALE estiver no
nível ALTO e guarde no endereço inferior apenas linhas em que ALE esteja no
nível BAIXO.
D 5.39 Modifique o circuito mostrado na Figura 5.48 de modo que o MPU tenha
oito linhas de saída de dados conectadas para transferir 8 bits de dados para
um registrador de 8 bits construído a partir de dois CIs 74HC175. Mostre todas
as conexões do circuito.
B 5.40 Veja as formas de onda mostradas na Figura 5.51(a). Mude a duração do
pulso do monoestável para 0,5 ms e determine a saída Q para os dois tipos de
monoestáveis. Em seguida, repita o procedimento usando um pulso de
duração de 1,5 ms.
R: Com tp = 0,5ms
Com tp = 1,5ms
5.41* A Figura 5.88 mostra três monoestáveis não redisparável conectados em
cascata produzido em sequência três pulsos de saída. Observe o ‘1’ em frente
ao pulso dentro do símbolo de cada monoestável indicando a operação não
redisparável. Desenhe o diagrama de tempo mostrando a relação entre o pulso
de entrada e as três saídas dos monoestáveis. Considere um pulso de entrada
com duração de 10 ms.
5.42 Um monoestável redisparável pode ser usado como detector de
frequência de pulsos que detecta quando a frequência dos pulsos de entrada
está abaixo de um valor predeterminado. Um exemplo simples dessa
aplicação é mostrado na Figura 5.89. A operação inicia-se com o acionamento
momentâneo de SW1.
(a) Descreva como esse circuito responde a uma frequência de entrada acima
de 1 kHz.
R: Fechar S1 limpa X para 0. Uma vez que o SO tem que = 1 ms, o SO será
disparado antes do final do intervalo tp para frequências maiores que 1 KHz. Assim,
Q permanecerá BAIXO
(b) E a uma frequência de entrada abaixo de 1 kHz. (c) Como vocêmodificaria
esse circuito para detectar quando a frequência de entrada cair abaixo de 50
kHz?
R: Se a frequência de entrada cair abaixo de 1 KHz, o Q retornará ALTO antes do
OS ser acionado novamente. Este PGT em Q marcará X para o estado 1.
5.43 Veja o símbolo lógico para o monoestável não redisparável 74121
mostrado na Figura 5.52.
(a)* Que condições de entrada são necessárias para o monoestável ser
disparado por um sinal na entrada B?
R: A1 ou A2 deve ser BAIXO, e um PGT deve ocorrer em B.
(b) E por um sinal na entrada A1?
R: B e A2 devem ser ALTO, e um NGT deve ocorrer em A1.
C, D 5.44 A largura aproximada do pulso de saída de um monoestável 74121 é
dada pela fórmula tp ≈ 0,7 RTCT, em que RT é a resistência conectada entre os
pinos REXT/CEXT e VCC, e CT é a capacitância conectada entre os pinos
CEXT e REXT/CEXT. O valor de RT pode variar entre 2 e 40 kΩ, e CT pode ser
tão grande quanto 1.000 μF.
(a) Mostre como um 74121 pode ser conectado para gerar um pulso ativo em
nível BAIXO com duração de 5 ms sempre que um dos dois sinais (E ou F)
fizer uma borda de descida. Tanto E quanto F estão normalmente no estado
ALTO.
Uma possibilidade:
0,7 RTCT = 5mS
Seja CT = 1pF; 0,7 RT = 5ms / 1pF = 5000
RT - 7143a 6.8KU (valor padrão).
Se um Sms preciso for necessário, um RT ajustável deve ser usado.
(b) Modifique o circuito de modo que o sinal na entrada de controle, G,
desabilite o pulso de saída do monoestável independentemente do que
ocorrer em E ou F
R:Conecte G à entrada B de 74121.
B, D 5.45* Mostre como usar um INVERSOR Schmitt- -trigger 74LS14 para
gerar uma forma de onda aproximadamente quadrada com frequência de 10
kHz.
B, D 5.46 Projete um oscilador astável com 555 para gerar uma onda
aproximadamente quadrada de 40 kHz. O capacitor C deve ser de 500 pF ou
maior
R: Uma possibilidade:
F = 40 KHz; T = 25ps; t1 = t2 = 12.Sps
Para uma onda quadrada RA << RB; Seja RA = 1K0 e RB = 10KCt
t1 = 0,693 (RB) (C): 12,5ps = 0,693 (10K0) (C): C = 1800pF
T-0.693 (RA + 2RB) C: T = 0.693 (1K0 + 20KCt) 1800pF
T = 26,2Us; F = 1 / T; F = 38 KHz (quase onda quadrada).
D 5.47 Um oscilador 555 pode ser combinado com um flip-flop J-K para gerar
uma onda quadrada perfeita (ciclo de trabalho de 50 por cento). Modifique o
circuito do Problema 5.46 para incluir um flip-flop J-K. A saída final deve ser
ainda uma onda quadrada de 40 kHz.
R: Uma possibilidade:
Reduza pela metade o 1800pF. Isso criará um T = 13,1ps ou F = 76,35 KHz (onda
quase quadrada). Agora, pegue a saída do 555 Timer e conecte-o à entrada CLK de
um J-K FF conectado no modo de alternância (entradas J e K conectadas a + 5V). O
resultado na saída Q do J-K FF é uma onda quadrada perfeita de 38,17 KHz.
5.48 Projete o circuito de um temporizador 555 que produza uma forma de
onda de 5 kHz e ciclo de trabalho de 10 por cento. Escolha um capacitor de
maior valor do que 500 pF e resistores de menos de 100 kΩ. Desenhe o
diagrama do circuito incluindo os números de pinos.
𝑇 = 1𝐹 =
1
5𝐾𝐻𝑧 = 200µ𝑠
𝑇𝐻 = (10%)(200µ𝑠) = 20µ𝑠
𝑇𝐻 = 𝑇 − 𝑇𝐻 = 200µ𝑠 − 20µ𝑠 = 180µ𝑠
definindo c=0.01µ𝐹
𝑇𝐿 = 0. 7(𝑅𝐵)(𝐶)
𝑅𝐵 = 𝑇𝐿0.75𝐶 =
180µ𝑠
0.75(0.01µ𝐹) = 13. 5𝐾Ω
𝑅𝐴 = 𝑇𝐻0.75𝐶 =
20µ𝑠
0.75(0.01µ𝐹) = 1. 5𝐾Ω
C 5.49 O circuito na Figura 5.90 pode ser usado para gerar dois sinais de clock
não sobrepostos e de mesma frequência. Esses sinais são usados em um
sistema de microprocessador que requer quatro transições diferentes de
clock para sincronizar suas operações.
(a) Desenhe as formas de onda de temporização CP1 e CP2 se o sinal CLOCK
for uma onda quadrada de 1 MHz. Considere que tPLH e tPHL sejam de 20 ns
para o FF e 10 ns para as portas AND.
T 5.50 Veja o circuito contador mostrado na Figura 5.45. Considere que todas
as entradas assíncronas estejam conectadas em VCC. Quando testado, as
formas de onda do circuito se apresentam conforme é mostrado na Figura
5.91. Considere a seguinte lista de possíveis defeitos. Para cada um, indique
‘sim’ ou ‘não’ caso o defeito em questão possa ser a causa dos resultados
observados. Justifique cada resposta.
(a)* A entrada CLR de X2 está aberta.
R: Não. Uma abertura na entrada CLR seria o mesmo que TTL HIGH e não faria
com que FF X2 se apagasse no quarto pulso.
(b)* Os tempos de transição da saída X1 são muito longos, possivelmente
devido ao efeito de carga.
R:Sim. Uma vez que X1 fornece a entrada CLK para FF X2, uma transição lenta em
X1 pode causar clocking irregular de X2.
(c) A saída X2 está em curto com GND.
R:Não. Isso manteria X2 em um BAIXO permanente.
(d) O tempo de hold requerido por X2 não está sendo atendido.
R: Não. Uma vez que as entradas J e K de X2 são mantidas em ALTO.
C, T 5.51 Considere a situação mostrada na Figura 5.57 para cada um dos
seguintes valores de temporização. Para cada um deles, indique se o flip-flop
Q2 responde corretamente ou não.
(a)* Cada FF: tPLH = 12 ns; tPHL = 8
ns; tS = 5 ns; tH = 0 ns Porta NAND:
tPLH = 8 ns; tPHL = 6 ns INVERSOR: tPLH = 7 ns; tPHL = 5 ns
R: Sim. Q2 ficará BAIXO porque o tempo de configuração para FF Q2 tem que ser
igual a Sns ou mais e foi apenas 1ns (skew = 13ns, tpLH para Q1 = 12ns)
(b) Cada FF: tPLH = 10 ns; tPHL = 8 ns; tS = 5 ns; tH = 0 ns Porta NAND: tPLH =
12 ns; tPHL = 10 ns INVERSOR: tPLH = 8 ns; tPHL = 6 ns
R: Não. Q2 irá para ALTO visto que o tempo de preparação é 8ns, que é maior que
Sns. Assim, quando Q2 é cronometrado, Q1 já foi HIGH por 8ns e o nível em Q1
será transferido para Q2 (skew = 18ns, tp LH para Q1 = 10ns).
D 5.52 Mostre e explique como o problema de desalinhamento do clock,
mostrado na Figura 5.57, pode ser eliminado com a inserção apropriada de
dois INVERSORES.
R: Dois inversores em cascata entre Q1 e D2. Isso adicionaria 12 ns ou 14 ns ao
tpLH efetivo de Q1 (usando atrasos de propagação para os inversores do problema
5.45 (a) e (b)). Agora, o tempo de inclinação seria menor do que o retardo de
propagação efetivo tpLH de Q1. Assim, no momento em que FF Q2 é cronometrado,
o sinal em D2 ainda não mudou.
T 5.53 Veja o circuito mostrado na Figura 5.92. Considere que os CIs sejam
todos da família lógica TTL. A forma de onda da saída Q foi obtida quando o
circuito foi testado com os sinais de entrada mostrados e com a chave na
posição voltada para cima; essa forma de onda não está correta. Considere a
seguinte lista de defeitos e para cada um indique ‘sim’ ou ‘não’ caso o defeito
em questão possa ser a causa do defeito real. Justifique cada resposta.
(a)* O ponto X está sempre em nível BAIXO em virtude de um defeito na chave.
R: Não. Se o ponto X fosse sempre BAIXO, as entradas J e K teriam sido sempre
ALTO e, portanto, FF Z2 teria alternado em cada NGT do relógio.
(b)* O pino 1 de U1 está internamente em curto com VCC.
R: Não. Um curto interno para Vcc em Z1-1 tornaria a entrada K sempre BAIXA.
Nessas condições, FF Z2 seria apagado (J = 0, K = 1) ou não mudaria de estado (J
= 0, K = 0) no NGT do relógio.
(c) A conexão entre U1-3 e U2-3 está aberta.
R: sim. Esta condição faz com que a entrada J seja sempre HIGH (entrada TTL
flutuante). Sempre que ocorrer um NGT no relógio e B estiver BAIXO, FF Z2
alternará. Se a entrada B for HIGH FF, Z2 será DEFINIDO. Esta análise está de
acordo com a forma de onda Q.
(d) Existe uma ponte de solda entre os pinos 6 e 7 de U1.
R: Não. Isso faria com que a entrada K sempre fosse BAIXA. Sob esta condição, FF
Z2 poderia tanto SET (I = 1, K = 0) cr it woi ‹IrJnão mudar de estado (J - 0, K. = 0)
no NGT do c! Ock.
C 5.54 O circuito da Figura 5.93 funciona como um cadeado eletrônico de
combinação sequencial. Para operá-lo, proceda da seguinte maneira:
1. Ative momentaneamente a chave RESET.
2. Ajuste as chaves SWA, SWB e SWC para a primeira parte do segredo. Então,
comute a chave ENTER momentaneamente.
3. Ajuste as chaves para a segunda parte do segredo e comute a chave ENTER
novamente. Isso deve produzir um nível ALTO em Q2 para abrir o cadeado. Se
ocorrer a entrada de um código incorreto em qualquer um dos passos, o
operador tem de reiniciar a sequência.Analise o circuito e determine a
sequência de valores que abrirá o cadeado.
R: SWA = 1 SWB = 0 SWC = 1 (Primeira combinação) SWA = 0; SWB = 1, SWC = 0
(segunda combinação)
C, T 5.55* Quando a combinação do cadeado da Figura 5.93 foi testada,
constatou-se que a entrada com a combinação correta não abriu. Um teste
com uma ponta lógica mostrou que, entrando com a primeira combinação
correta, Q1 é setado em nível ALTO, mas, entrando com a segunda
combinação correta, produziu-se apenas um pulso momentâneo em Q2.
Considere cada uma das seguintes falhas e indique quais poderiam produzir a
operação observada. Explique cada escolha.
(a) Efeito da trepidação de contato em SWA, SWB ou SWC.
R:Não. O salto do switch não teria efeito, já que as entradas D dos FFs não são
sensíveis às transições.
(b) A entrada CLR de Q2 está aberta.
R:Não. Uma abertura na entrada CLR (HIGH para TTL) de FF Q2 não faria com que
Q2 mudasse
durante um PGT no CLK.
(c) A conexão da saída da porta NAND no 4 para a entrada da porta NAND no 3
está aberta.
R: sim. esta falha faria com que o salto da chave da chave ENTER estivesse
presente nas entradas CLK dos FFs tipo D. uma vez que a entrada D de FF Q1 está
em um nível lógico BAIXO durante a segunda combinação, após o primeiro salto FF
Q2 seria definido e após o segundo salto da chave ele se tornaria CLEAR.