Projeto Digital UNIVESP teste Semana 3 - Atividade Avaliativa Projeto

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18/05/2021 Fazer teste: Semana 3 - Atividade Avaliativa – Projeto ...
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 Fazer teste: Semana 3 - Atividade AvaliativaProjeto Digital - EEP001 - Turma 002 Atividades
Fazer teste: Semana 3 - Atividade Avaliativa 
Informações do teste
Descrição
Instruções
Várias
tentativas
Este teste permite 3 tentativas. Esta é a tentativa número 1.
Forçar
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Suas respostas foram salvas automaticamente.
1. Para responder a esta atividade, selecione a(s) alternativa(s) que você
considerar correta(s);
2. Após selecionar a resposta correta em todas as questões, vá até o �m da
página e pressione “Enviar teste”.
3. A cada tentativa, as perguntas e alternativas são embaralhadas
Olá, estudante!
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PERGUNTA 1
O circuito dado representa um latch construído com portas
NAND.
Com base neste circuito, assinale a alternativa correta:
As entradas, quando colocadas em 0 (SET=0 e RESET=0),
impõem uma condição inválida.
Este circuito não representa um latch SR.
As entradas SET=1 e RESET=1 fazem a saída mudar de seu
1 pontos   Salva
? Estado de Conclusão da Pergunta:
https://ava.univesp.br/webapps/blackboard/execute/courseMain?course_id=_3652_1
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s e t adas S e S a e a sa da uda de seu
estado anterior.
Basta que SET=1 para fazer a saída ir a nível lógico alto.
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
PERGUNTA 2
Tempo de hold é:
intervalo de tempo não importante em sistemas síncronos.
o intervalo de tempo que gerará atraso na propagação dos
sinais pelas portas.
o intervalo de tempo que determina o período de clock.
o intervalo de tempo imediatamente depois da transição
ativa do clock durante o qual as entradas necessitam se
manter estáveis.
o intervalo de tempo imediatamente anterior à transição
ativa do clock durante o qual as entradas necessitam se
manter estáveis.
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PERGUNTA 3
Dado o diagrama lógico:
Qual a expressão booleana que representa este circuito?
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PERGUNTA 4
A diferença entre LATCH e FLIP-FLOP é:
Latch altera sua saída com a entrada de um sinal de clock.
Flip-Flop não necessita de clock para ter sua saída alterada.
Flip-Flop tem suas saídas alteradas no instante que suas
entradas mudam, característica de sincronicidade.
Latch tem suas saídas alteradas no instante que suas
entradas mudam, característica de assincronicidade.
Latch e �ip-�op precisam do sinal de sincronismo (clock) para
mudar a sua saída.
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PERGUNTA 5
O circuito dado representa um latch construído com portas NOR.
Com base neste circuito, assinale a alternativa correta:
As entradas SET=0 e RESET=0 fazem a saída mudar de seu
estado anterior.
Este circuito não representa um latch SR.
As saídas podem assumir valores iguais, por exemplo Q=0 e
Q’=0.
Basta que SET=0 para fazer a saída ir a nível lógico alto.
As entradas, quando colocadas em 1 (SET=1 e RESET=1),
impõem uma condição inválida.
1 pontos   Salva
PERGUNTA 6
Máquina de Estados Finitos (FSM) são:
circuitos sequenciais que podem assumir estados não
determináveis.
circuitos sequenciais que contêm número de estados
determinados.
circuitos combinacionais com número de estados limitados.
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circuitos combinacionais com saídas determinadas em
número �nito.
circuitos com transições não determináveis através de lógica
digital.
PERGUNTA 7
Indique a a�rmativa correta sobre Máquina de Estados Finitos
(FSM):
FSMs podem assumir estados não determináveis.
Circuitos sequenciais são a base da FSM.
Circuitos que tenham um determinado comportamento com
o tempo não são FSMs.
Circuito combinacional são semelhantes aos circuitos
sequenciais quando aplicados a FSMs.
Somente circuitos combinacionais são necessários para a
construção de FSMs.
1 pontos   Salva
PERGUNTA 8
Entradas assíncronas são aquelas que independe da variação do
clock para produzir uma saída. PRESET e CLEAR são entradas
deste tipo. Pode-se a�rmar:
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
se PRESET=0 e sua atuação se dá em nível baixo, produz uma
saída igual a 1.
se PRESET=0 e sua atuação se dá em nível alto, produz uma
saída igual a 1.
se PRESET=1 e sua atuação se dá em nível alto, produz uma
saída igual a 0.
se PRESET=1 e sua atuação se dá em nível baixo, produz uma
saída igual a 1.
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PERGUNTA 9
Dado o diagrama lógico:
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Qual a expressão booleana que representa este circuito?
PERGUNTA 10
No caso de um �ip-�od JK com entradas assíncronas PRESET e
CLEAR podemos a�rmar:
PRESET necessita de um pulso de clock para atuar.
As entradas assíncronas eliminam a necessidade de pulso de
clock para o funcionamento.
Um sinal com nível ativo no CLEAR produzirá uma saída 0
somente quando houver um pulso de clock.
As entradas JK alterarão o valor da saída independente do
pulso de clock.
As entradas J=0 e K=1 produzem saída Q=0 se houver um
pulso de clock e as entradas PRESET e CLEAR inativas.
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