Avalie as afirmativas a seguir e a relação proposta entre elas. I. Sinais, variáveis e constantes são legítimos exemplos de objetos de dados na lin...

Avalie as afirmativas a seguir e a relação proposta entre elas. I. Sinais, variáveis e constantes são legítimos exemplos de objetos de dados na linguagem VHDL, PORQUE II. variáveis em VHDL são instâncias análogas a constantes em linguagem de programação. Avaliando-se as afirmativas, conclui-se que:
I. Sinais, variáveis e constantes são legítimos exemplos de objetos de dados na linguagem VHDL
II. variáveis em VHDL são instâncias análogas a constantes em linguagem de programação.
a. as duas afirmativas são verdadeiras, e a segunda não justifica a primeira.
b. as duas afirmativas são falsas.
c. a primeira afirmativa é falsa, e a segunda é verdadeira.
d. as duas afirmativas são verdadeiras, e a segunda justifica a primeira.
e. a primeira afirmativa é verdadeira, e a segunda é falsa.