O sinal de clock (CLK) é aplicado somente ao primeiro flip-flop (FF0) na entrada C. O segundo flip-flop (FF1) receberá o seu sinal de clock da saíd...

O sinal de clock (CLK) é aplicado somente ao primeiro flip-flop (FF0) na entrada C. O segundo flip-flop (FF1) receberá o seu sinal de clock da saída Q0 de FF0. O FF0 muda de estado na borda positiva de cada pulso de clock, ou seja, na descida, enquanto FF1 muda somente quando houver uma transição positiva de Q0 do FF0 (FLOYD, 2007). O flip-flop que recebe o clock (FF0, neste exemplo) sempre representará o bit menos significativo (LSB), enquanto o último representará o bit mais significativo (MSB). Perceba que os sinais de disparo de clock não acontecerão, simultaneamente, nos dois flip-flops, já que há um tempo inerente de propagação. Apesar de muito rápido, esse tempo não é diferente de 0 e, quanto mais flip-flops, mais significativo será esse tempo. Por isso, esta configuração é chamada de assíncrona. SILVA, Emerson Charles Martins da; SPERANDIO, Luiz; CALSAVARA, Larissa Vilxenski. Eletrônica Digital. Maringá - PR: Unicesumar, 2020. Reimpresso em 2023. 216 p. Considere o contador assíncrono crescente de 4 bits (flip-flop JK) abaixo. Fonte: Elaborada pelo professor, 2023. Sabendo que o CLOCK é alimentado com uma frequência de 10 kHz, e possui um atraso de 20 ns em cada flip-flop, assinale a frequência máxima que este contador pode ser alimentado, e sua frequência em Q3. Alternativas Alternativa 1: 12.5 MHz, Q3 = 625 Hz. Alternativa 2: 6.25 MHz, Q3 = 2500 Hz. Alternativa 3: 8.2 MHz, Q3 = 1250 Hz. Alternativa 4: 10.6 MHz, Q3 = 833,35 Hz. Alternativa 5: 14.2 MHz, Q3 = 555,56 Hz.