PERGUNTA 7 Considere o seguinte código VHDL: ENTITY Circuito is PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END Circuito; ARCHIT...

PERGUNTA 7 Considere o seguinte código VHDL: ENTITY Circuito is PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END Circuito; ARCHITECTURE Functional OF Circuito IS BEGIN in_bits <= a & b; WITH in_bits SELECT y <= '1' WHEN "00", '0' WHEN "01", '0' WHEN "10", '1' WHEN "11", END Functional A porta lógica com entradas a e b, e saída y, descrita pelo código VHDL, é: a. NAND. b. XOR. c. NOR. d. XNOR. e. OR.