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Engenharia de Controle e Automação – 3º semestre
Laboratório Integrado- Eletrônica Digital Professor Caio Igor Gonçalvez Chinelo
Latch RS, Flip-Flop RS e Flip-Flop JK
Aline Gadelha Oliveira SP1661884
Andréa Fachinelli Vieira SP3098982
Daniel de Andrade Moura SP1572661
Félix Gabriel dos Santos Souza SP309927x
São Paulo
1º semestre de 2023
lOMoARcPSD|26921355
SUMÁRIO
INTRODUÇÃO TEÓRICA	1
Latches	1
Latch RS	2
Latch RS Controlado	3
Flip-Flops	4
Flip-Flop RS	4
Flip-Flop JK	5
OBJETIVOS	6
MATERIAIS E EQUIPAMENTOS UTILIZADOS	6
PROCEDIMENTO EXPERIMENTAL	6
RESULTADOS E DISCUSSÕES	8
CONCLUSÕES	15
REFERÊNCIAS BIBLIOGRÁFICAS	17
1. INTRODUÇÃO TEÓRICA
Os circuitos de Latch e Flip-Flops fazem parte de um ramo da eletrônica chamado de circuitos sequenciais. Circuitos sequenciais são compostos por um circuito combinacional e elementos de memória. As entradas e saídas dos circuitos sequenciais estão conectadas apenas ao circuito combinacional. Algumas saídas do circuito combinacional são entradas para os elementos de memória, que recebem o nome de “variáveis do próximo estado”, também chamadas comumente de “Q futuro”. Já as saídas dos elementos de memórias fazem parte das entradas para o circuito combinacional, e recebem o nome de “variáveis do estado atual”, também chamadas comumente de “Q anterior”. Estas ligações entre o circuito combinacional e os elementos de memória formam o chamado “laço de realimentação”, pois a saída de um bloco é a entrada para o outro e vice-versa.
A informação gravada nos elementos de memória em certo instante determina em qual estado se encontrará o circuito sequencial. Este recebe uma informação em suas entradas, em conjunto com a informação do estado atual em que se encontra. A combinação entre estes sinais de entrada e a informação do estado atual determina quais serão os valores das saídas e os valores do próximo estado. O esquema da figura 1 ilustra essas relações entre as entradas e saídas de um circuito sequencial.
Figura 1 – Esquema Lógico de um Circuito Sequencial.
1.1 Latches
Os latches são os tipos mais básicos de Flip-Flops. Estes operam por níveis dos sinais de entrada (por este fato, diz-se que são sensíveis a nível, ou seja, ativam em nível 1 (um) e
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10
com
desativam em nível 0 (zero)) e servem de base para a construção dos Flip-Flops mais sofisticados.
1.1.1 Latch RS
O Latch RS é o latch mais simples existente. Ele pode ser construído utilizando-se de duas portas NOR de duas entradas, conforme mostrado na figura 2.
Figura 2 – Esquema de um Latch RS com Portas NOR.
Analisando-se a figura 1, nota-se que há uma ligação entre uma das entradas de cada uma das portas NOR e a saída da outra porta (no caso, a saída Q está conectada a um terminal da porta n2 e a saída 𝑄̅ está conectada a um terminal da porta n1). Esta conexão entre as
entradas e as saídas são as realimentações do circuito, as quais são responsáveis pela propriedade de armazenamento do circuito.
A análise do sinal na saída Q depende de qual o estado em que seu terminal “nasce” (termo este utilizado para se referir ao estado inicial que a porta pode se encontrar, sendo este, no caso do Latch RS, impossível de se determinar conscientemente) ou então do resultado de alguma combinação anterior de suas entradas, também chamado de Q anterior (Qa). Assim sendo, com a análise deste estado anterior em conjunto com os sinais presentes na entrada do Latch, pode-se determinar qual será o próximo estado, também chamado de Q futuro (Qf). Como o funcionamento deste Latch segue uma determinada sequência, é possível estipular seu comportamento através de uma tabela verdade, assim como mostrado na tabela 1, cujo Q
futuro corresponde apenas a sua saída Q. Para se obter 𝑄̅, basta complementar a saída Q.
Tabela 1 – Tabela Verdade de um Latch RS com Portas NOR.
1.1.2 Latch RS Controlado
O Latch RS controlado é uma espécie de aprimoramento do Latch RS, sendo construído a partir de um circuito Latch RS simples, onde é colocado um par de portas AND, conforme mostra a figura 3.
Figura 3 – Esquema de um Latch RS Controlado.
A entrada C (no caso, a entrada de clock ou, em uma tradução literal, relógio) tem como objetivo habilitar ou desabilitar o funcionamento do Latch RS. Caso a entrada C esteja em sinal 0 (zero), o Latch mantém o estado em que se encontra, independentemente de quais sinais estejam presentes nas entradas R e S. Caso a entrada C esteja em sinal 1 (um), o Latch normalmente, da mesma forma como evidenciado na tabela 1.
1.2 Flip-Flops
Os Flip-Flops são circuitos derivados dos Latches. Contudo, sua ativação se dá no momento de transição do sinal de clock, ou seja, na “borda” de mudança do sinal. Este fato faz com que o Flip-Flop permaneça ativo apenas durante um curto intervalo de tempo após alguma transição do sinal de controle. Assim sendo, uma possível troca de estado nas saídas só pode ocorrer durante este breve instante de ativação.
De acordo com a sua construção, um Flip-Flop pode ser disparado pela borda de subida (ou seja, pela transição de um sinal de controle em 0 (zero) para um sinal de controle em 1 (um)) ou então pela borda de descida (ou seja, pela transição de um sinal de controle em 1 (um) para um sinal de controle em 0 (zero)).
1.2.1 Flip-Flop RS
O Flip-Flop RS funciona de forma semelhante à do Latch RS. Seu circuito interno é constituído por dois Latches RS, como mostrado na figura 4, sendo o primeiro Latch chamado de Master e o segundo chamado de Slave.
Figura 4 – Esquema de um Flip-Flop RS.
Neste Flip-Flop, as informações presentes nas entradas S e R são transmitidas ao primeiro bloco quando o sinal de Clock é igual a 1 (um), e passam para o segundo bloco quando o sinal de Clock é igual a 0 (zero). Este fato implica que, quando o sinal de Clock é 1 (um), independente de quais configurações possam ser colocadas em suas entradas, nada será transmitido para o segundo bloco, pois este está desabilitado. De forma análoga, quando o sinal de Clock é 0 (zero), as alterações feitas na entrada não são transmitidas ao primeiro
bloco, não atrapalhando assim a configuração do novo estado das saídas Q e 𝑄̅.
1.2.2 Flip-Flop JK
Pode-se dizer que o Flip-Flop JK é uma versão melhorada do Flip-Flop RS. Seu esquema interno é semelhante ao do RS. Contudo, apresenta uma diferença quanto ao sistema de realimentação do circuito. Ao invés de as saídas do último bloco (bloco Slave) servirem apenas como realimentação dele próprio, elas também estão conectadas ao primeiro bloco, como pode ser visto na figura 5. Esta alteração proporciona que, ao serem ativas as ambas as entradas J e K e estes sinais forem transmitidos, um será o complemento do outro, graças às
características de Q e 𝑄̅. Assim sendo, gera-se uma nova tabela verdade, característica do
funcionamento de um Flip-Flop JK, como mostrado na tabela 2.
Figura 5 – Esquema de um Flip-Flop JK.
Tabela 2 - Tabela Verdade de um Flip-Flop JK.
2. OBJETIVOS
Estudar e analisar o funcionamento e a diferença entre latches e Flip-Flops.
3. MATERIAIS E EQUIPAMENTOS UTILIZADOS
· 01 Circuito Integrado 7400 (Porta NAND – MED50);
· 01 Circuito Integrado 7402 (Porta NOR – MED50);
· 01 Circuito Integrado 7408 (Porta AND – MED50);
· 01 Circuito Integrado 7432 (Porta OR – MED50);
· 01 Circuito Integrado 7486 (Porta XOR – MED52);
· 01 Circuito Integrado 74266 (Porta XNOR – MED52);
· 01 Circuito Integrado 7404 (Porta NOT – MED52);
· 01 Fonte de Alimentação DC (LEG2000);
· Led’s e resistores para monitoramento dos níveis lógicos (LEG2000).
4. PROCEDIMENTO EXPERIMENTAL
1. Foi montado o circuito da figura 6, referente ao esquema de um Latch Estático RS com portas NOR, e montada a sua tabela verdade, evidenciando-se o que ocorre quando ambas as entradas R e S recebem sinal 1 (um);
Figura 6 – Latch Estático RS com portas NOR.
2. Foi montado o circuito da figura 7, referente ao esquema de um Latch RS estático controlado, e montada a sua tabela verdade, evidenciando-se a funçãoda entrada CLOCK, assim como seu nível de funcionamento;
Figura 7 – Latch RS Estático Controlado.
3. Foi montado o circuito da figura 8, referente ao esquema de um Flip-Flop RS, e montada a sua tabela verdade, evidenciando-se em quais condições ocorrem os ciclos de amostragem da entrada e de transferência para a saída;
Figura 8 – Flip-Flop RS.
4. Foi montado o circuito da figura 9, referente ao esquema de um Flip-Flop JK, e montada a sua tabela verdade, evidenciando-se o avanço deste circuito sequencial em relação ao Flip-Flop RS.
Figura 9 – Flip-Flop JK.
5. RESULTADOS E DISCUSSÕES
De acordo com o primeiro tópico dos Procedimentos Experimentais, foi montada a tabela 3, correspondente a tabela verdade de um circuito Latch Estático RS com portas NOR.
Tabela 3 – Tabela Verdade do Circuito Latch Estático RS.
	R
	S
	Qa
	Qf
	̅𝑄̅̅ƒ̅
	0
	0
	0
	0
	1
	0
	1
	0
	1
	0
	0
	0
	1
	1
	0
	1
	0
	1
	0
	1
	0
	0
	0
	0
	1
	1
	1
	0
	0
	0
Evidencia-se que para a combinação R = 1 (um) e S = 1 (um), o Qf (saída Q futura) está indefinido. Isso se dá pelo fato de que os LED’s indicadores da saída Q e da saída 𝑄̅, nesta situação, estavam ambos apagados, evidenciando que ambas as saídas estavam em sinal
lógico 0 (zero), o que é uma condição impossível, já que 𝑄̅ é necessariamente o inverso (ou
complemento) de Q. Sendo assim, não há configuração existente para que Q seja igual ao seu próprio complemento (𝑄̅), mostrando então uma situação conflituosa na lógica do Latch RS.
De acordo com o segundo tópico dos Procedimentos Experimentais, foi montada a tabela 4, correspondente a tabela verdade de um circuito Latch RS Estático Controlado.
Tabela 4 – Tabela Verdade do Circuito Latch Estático RS Controlado por Clock.
	R
	S
	Clock
	Qa
	Qf
	̅𝑄̅̅ƒ̅
	0
	0
	0
	0
	0
	1
	0
	1
	0
	0
	0
	1
	0
	1
	1
	0
	1
	0
	0
	1
	0
	1
	1
	0
	1
	0
	0
	1
	1
	0
	1
	0
	1
	1
	0
	1
	0
	0
	0
	0
	0
	1
	1
	1
	0
	0
	0
	1
	1
	1
	1
	0
	1
	1
Evidenciou-se que o pino de clock serve como um habilitador de passagem, ou seja, quando está em nível 1 (um), o que há nas entradas R e S é transmitido ao circuito do Latch RS, e quando está em nível 0 (zero), independente da configuração presente nas entradas, o sinal enviado anteriormente continuará sendo o responsável pelas saídas, ou seja, o Q futuro será igual ao Q anterior dado por tal sinal. Também se evidenciou que o conflito especificado na situação de R igual a 1 (um) e S igual a 1 (um) para o Latch Estático RS com portas NOR
manteve-se. Contudo, agora as saídas Q e 𝑄̅ estão ambas em nível 1 (um).
De acordo com o terceiro tópico dos Procedimentos Experimentais, foi montada a
tabela 5, correspondente a tabela verdade de um circuito Flip-Flop RS.
Tabela 5 – Tabela Verdade do Circuito Flip-Flop RS Controlado por Clock.
	R
	S
	Clock
	R’
	S’
	Qa
	Qf
	̅𝑄̅̅ƒ̅
	0
	0
	0
	1
	0
	0
	0
	1
	0
	0
	1
	1
	0
	0
	0
	1
	0
	1
	0
	1
	0
	0
	0
	1
	0
	1
	1
	0
	1
	0
	0
	1
	0
	0
	0
	0
	1
	0
	1
	0
	0
	0
	1
	0
	1
	1
	1
	0
	1
	0
	1
	1
	0
	1
	1
	0
	0
	0
	0
	1
	0
	1
	0
	1
	1
	1
	1
	1
	1
	0
	0
	1
	1
	1
	0
	0
	1
	0
	1
	0
Evidenciou-se que, para o sinal de clock igual a 1 (um), ocorre o ciclo de amostragem da entrada, ou seja, os sinais presentes em R e S são transmitidos ao primeiro bloco (bloco de entrada ou Master); para sinal de clock igual a 0 (zero), ocorre o ciclo de transferência para saída, ou seja, os sinais presentes em R’ e S’ são transmitidos ao segundo bloco (bloco de saída ou Slave).
De acordo com o quarto tópico dos Procedimentos Experimentais, foi montada a tabela 6, correspondente a tabela verdade de um circuito Flip-Flop JK.
Tabela 6 – Tabela Verdade do Circuito Flip-Flop JK Controlado por Clock.
	K
	J
	Clock
	K’
	J’
	Qa
	Qf
	̅𝑄̅̅ƒ̅
	0
	0
	0
	1
	0
	0
	0
	1
	0
	0
	1
	1
	0
	0
	0
	1
	0
	1
	0
	1
	0
	0
	0
	1
	0
	1
	1
	0
	1
	0
	0
	1
	0
	0
	0
	0
	1
	0
	1
	0
	0
	0
	1
	0
	1
	1
	1
	0
	1
	0
	1
	1
	0
	1
	1
	0
	0
	0
	0
	1
	0
	1
	0
	1
	1
	1
	1
	0
	1
	0
	0
	1
	1
	1
	0
	0
	1
	0
	1
	0
Este circuito difere dos outros pelo fato de que, ao entrar sinal 1 (um) tanto em K quanto em J, as saídas do circuito de amostragem das entradas (K’ e J’) não apresentam sinais idênticos, com notado no Flip-Flop RS (no caso em R’ e S’), nem apresenta conflitos de lógica, como notado no Latch RS estático com portas NOR e no Latch RS estático controlado por clock. Isso se dá pelo fato de que, aliado ao sinal de clock, estão conectadas as saídas Q e
𝑄̅ aos circuitos de Latch e ao Flip-Flop RS.
6. QUESTÕES
1- A partir das equações de um Latch RS com portas NOR, projete e desenhe um Latch RS com portas NAND.
R: Para que seja possível projetar um Latch RS com portas NAND, é necessário analisar, primeiramente, a expressão de um Latch RS com portas NOR, de maneira que seja feita a conversão por meio da Álgebra de Boole e que ambos os circuitos sejam equivalentes.
Em (1), é feita a alteração na expressão de Q a partir da análise do circuito de um Latch RS com portas NOR (vide figura 6 nos Procedimentos Experimentais). Em (2), é feita a alteração na expressão de 𝑄̅ a partir da análise do circuito de um Latch RS com portas NOR
(vide figura 6 nos Procedimentos Experimentais).
(1) 𝑄 = 𝑅̅̅̅+̅̅̅̅𝑄̅ = 𝑅̅. 𝑄̅ = 𝑅̅. 𝑄
Se 𝑄 = 𝑅̅. 𝑄, então 𝑄̅ = ̅𝑅̅̅̅.̅𝑄̅. Dessa forma, no lugar de uma porta NOR com 𝑅 e 𝑄̅ para obter saída 𝑄, coloca-se uma porta NAND com entradas 𝑅̅ e 𝑄 para obter saída 𝑄̅.
(2) 𝑄̅ = ̅𝑆̅̅+̅̅̅𝑄̅ = 𝑆̅. 𝑄̅
Se 𝑄̅ = 𝑆̅. 𝑄̅, então 𝑄 = ̅𝑆̅̅.̅̅𝑄̅. Dessa forma, no lugar de uma porta NOR com 𝑆 e 𝑄 para obter saída 𝑄̅, coloca-se uma porta NAND com entradas 𝑆̅ e 𝑄̅ para obter saída 𝑄.
Depois de feitas as análises, é possível montar o circuito como representado na figura
10.
Figura 10 – Latch RS com Portas NAND.
2- Qual a função do sinal de sincronismo (clock) em um circuito digital sequencial?
R: Basicamente, a função do sinal de CLOCK é abrir ou fechar o circuito digital sequencial para permitir a entrada ou não de sinais. Dessa forma, se for organizado um bloco de circuitos flip-flop, como foi montado no terceiro e no quarto tópicos dos Procedimentos Experimentais, ao sinal 1 (um) de CLOCK, o sinal entra no primeiro circuito, e ao sinal 0 (zero) de CLOCK, o primeiro circuito fecha sua entrada, armazenando o sinal mandado anteriormente. Devido à presença de uma porta NOT na entrada CLOCK do segundo circuito, situações inversas ocorrem simultaneamente às mudanças de sinal de CLOCK: enquanto o sinal entra no primeiro circuito, o segundo circuito permanece fechado; quando a porta do primeiro circuito é fechada, a informação armazenada é enviada para a saída do segundo circuito.
3- Qual a diferença entre um Latch e um Flip-Flop? Quais as vantagens do Flip-Flop em relação ao Latch?
R: A diferença básica entre um Latch e um Flip-Flop dá-se na sua capacidade ou não de armazenar dados (quando se tratar de um bloco em série de circuitos, por exemplo). Tal capacidade de memória é justamente a vantagem do Flip-Flop em relação ao Latch, e é consequência da alternância entre os sinais de CLOCK. Ou seja, se o primeiro Flip-Flop
recebe sinal CLOCK = 1, o segundo deverá receber CLOCK = 0 (para isso, é necessária a presença de uma porta inversora, como destacada na figura 11), o terceiro deverá receber CLOCK = 1 (sem a porta inversora), o quarto deverá receber CLOCK = 0 (com a porta inversora), e assim por diante. Dessa forma, a informação só é passada de um Flip-Flop para o próximo, sendo que isso ocorre de um a um, ao ocorrer mudança no sinal de CLOCK.
Figura 11 – Flip-Flop RS com Porta NOT (Destacada em Vermelho).
4- Desenhe, utilizando portas lógicas, um Flip-Flop JK com entradas assíncronas de Preset e Clear.
R: Primeiramente, deve-se montar a tabela verdade das funções Preset e Clear, ambas ativas em nível 1, como na tabela 7.
Tabela 7 – Funções Preset e Clear.
	PRESET
	CLEAR
	Qf
	̅O̅̅𝑓̅
	0
	0
	Qa
	𝑄̅̅̅𝑎̅
	0
	1
	0
	1
	1
	0
	1
	0
	
1
	
1
	
Entrada não permitida
	Entrada não permitida
Para que as entradas P e C (tomadas como as entradasque ditarão as funções Preset e Clear, respectivamente) sejam assíncronas, elas devem ser independentes do sinal de CLOCK e devem ter prioridade no circuito. Para que isso ocorra, tais entradas devem ser colocadas no final do circuito, imediatamente anterior à saída Qf, e organizadas em portas de passagem, como na figura 12.
Figura 12 – Flip-Flop JK com Entradas Assíncronas de PRESET e CLEAR.
A análise de cada situação para a saída Qf é a seguinte:
· Quando P = 0, a porta OR é aberta e deixa o sinal Qa do flip-flop (que obedecerá à tabela 6) passar. Se C = 0, a porta inversora abre a porta AND e deixa o sinal Qa passar para o final do circuito, de maneira que Qf = Qa sem interferência das entradas P e C;
· Quando P = 0, a porta OR é aberta e deixa o sinal Qa do flip-flop (que obedecerá à tabela 6) passar. Se C = 1, a porta inversora fecha a porta AND, e a saída final apresentará sinal 0 independente de Qa (Qf = 0);
· Quando P = 1, a porta OR é fechada ao sinal Qa do flip-flop (que obedecerá à tabela 6) passar, e será passado sinal 1 para a porta AND. A partir deste sinal 1, a porta AND será aberta para deixar 𝐶̅ passar. Se C = 0, o sinal 𝐶̅ = 1 passará para o
final do circuito e a saída será 1 independente de Qa (Qf = 1);
· A última linha da tabela 7 nunca deverá ocorrer, pois a função de uma entrada anula a função da outra; a saída não pode obedecer à entrada PRESET (Qf = 1) e à entrada CLEAR (Qf = 0) ao mesmo tempo. Logo, as duas entradas nunca podem ser acionadas concomitantemente.
A análise de cada situação para a saída ̅𝑄̅̅ƒ̅ é a seguinte:
· Quando P = 0, a porta inversora abre a porta AND e deixa o sinal 𝑄̅̅̅𝑎̅ do flip-flop (que obedecerá à tabela 6) passar. Se C = 0, a porta OR é aberta e deixa o sinal 𝑄̅̅̅𝑎̅ passar para o final do circuito, de maneira que 𝑄̅̅̅ƒ̅ = 𝑄̅̅̅𝑎̅ sem interferência das entradas P e C;
· Quando P = 0, a porta inversora abre a porta AND e deixa o sinal 𝑄̅̅̅𝑎̅ do flip-flop (que obedecerá à tabela 6) passar. Se C = 1, a porta OR é fechada, e a saída final apresentará sinal 1 independente de 𝑄̅̅̅𝑎̅ (̅𝑄̅̅ƒ̅ = 1);
· Quando P = 1, a porta inversora fecha a porta AND ao sinal 𝑄̅̅̅𝑎̅ do flip-flop (que obedecerá à tabela 6), e será passado sinal 0 para a porta OR. A partir deste sinal 0, a porta OR será aberta para deixar C passar. Se C = 0, este sinal será passado para o final do circuito e a saída será 0 independente de 𝑄̅̅̅𝑎̅ (̅𝑄̅̅ƒ̅ = 0);
· A última linha da tabela 7 nunca deverá ocorrer, pois a função de uma entrada anula a função da outra; a saída não pode obedecer à entrada PRESET (𝑄̅̅̅ƒ̅ = 0) e à
entrada CLEAR (𝑄̅̅̅ƒ̅ = 1) ao mesmo tempo. Logo, as duas entradas nunca podem ser acionadas concomitantemente.
7. CONCLUSÕES
O objetivo deste experimento foi estudar e analisar o funcionamento e a diferença entre latches e Flip-Flops.
O primeiro circuito implementado foi Latch Estático RS com portas NOR, caracterizado por ser o circuito combinacional mais simples dentre os flip-flop. Conforme mostram os resultados, considerando que a saída atual tenha “nascido” em nível lógico 0 (zero), este circuito apresenta as seguintes características:
· Quando a entrada R está em 1 (um) e S está em 0 (zero), a saída futura recebe nível lógico 0 (zero);
· Quando a entrada R está em 0 (zero) e S está em 1 (um), a saída futura recebe nível lógico 1 (um);
· 	Quando ambas as entradas R e S recebem nível lógico 1 (um), trata-se de uma situação proibida, ou seja, situação conflituosa na lógica Latch Estático RS.
Deste modo, conclui-se que o objetivo do circuito Latch RS é, por meio das combinações da entrada, “setar” a saída Q quando S está em nível lógico alto e “resetar” a saída Q quando R em nível lógico alto, evidenciando-se o fato de que os Latchs são ativos por nível (nível 0 (zero) ou nível 1 (um), sendo uma situação não permitida, dada por R e S iguais a 1 (um), onde há como resultado nível 0 (zero) tanto em Qf quanto em ̅𝑄̅̅ƒ̅.)
Conforme mostra o circuito da figura 7, o Latch RS Estático Controlado trata-se de um circuito aprimorado do Latch Estático RS. Deste modo, o circuito Latch RS Estático Controlado possui três entradas, as entradas comuns ao Latch RS (R e S) e as entradas de clock. Conforme mostram os resultados e a partir a tabela 4, o clock serve como habilitador do Latch RS. Dado isso, este circuito apresenta as seguintes características:
· Quando o sinal de clock está em nível 1 (um), as portas de passagem AND são abertas e, por conseguinte, o circuito funciona de maneira similar ao Latch RS;
· 	Entretanto, quando o sinal do clock recebe nível 0 (zero), as portas de passagem não permitem a passagem do sinal de entrada e o circuito não é ativado. Assim, as saídas permanecem no mesmo estado.
Ressalta-se que a situação não permitida ou conflituosa permanece para clock=R=S=1. Contudo, ao que difere do Latch RS feito com portas NOR, neste caso, Qf e 𝑄̅̅̅ƒ̅ assumiram ambos nível 1 (um). Sendo assim, conclui-se que, para um Latch feito com portas NOR, no
caso não permitido, ambas as saídas assumem nível 0 (zero), enquanto que para um Latch feito com portas NAND, no caso não permitido, ambas as saídas assumem nível 1 (um).
Conforme cita a introdução teórica, os Flip-Flop são circuitos que ativam apenas durante a transição da borda de descida ou de subida, permanecendo ativo apenas durante esse intervalo de tempo.
Segundo mostra a tabela 5, quando o clock está em nível alto, o primeiro bloco é ativado (Master) e o segundo permanece inativo (com as suas saídas estáticas). Quando o sinal de clock está em nível baixo, o primeiro bloco está desativado (com as saídas estáticas) e o segundo bloco é ativado (Slave), lendo as saídas do primeiro bloco. Deste modo, este Flip- Flop solucionou o seguinte problema: a variação do sinal nas saídas dentro de um mesmo estado de clock (clock alto, por exemplo). O problema foi solucionado porque este Flip-Flop somente está ativo durante a borda subida ou descida (bloco Master e Salve, respectivamente, que recebem as informações em suas entradas no pequeno espaço de tempo da transição) e
por possuir “blocos”, que são ativados quando o bloco anterior é desativado, evitando, assim, as alternâncias na saída.
Embora o problema da alternância dos sinais durante um mesmo estado de clock tenha sido resolvido, a situação conflituosa da lógica ainda persistia; respectivamente, no caso, para o Latch RS Estático com portas NOR e para o Latch RS Estático Controlado por clock para os sinais de R=S=0 e de R=S=1, e para Flip-Flop RS R’= S’=1. Como uma melhoria para evitar esta situação, foi criado o Flip-Flop JK.
Conforme mostra a figura 9, devido às saídas serem realimentadas do segundo bloco para o primeiro, quando J=K=1, trata-se de um comando para inverter o sinal da saída pelo seu complemento, ou seja, a saída Qf será igual ao 𝑄̅̅̅𝑎̅. Assim sendo, como dito anteriormente, o
problema da situação conflituosa da lógica foi resolvido e, com exceção da condição J=K=1, este Flip-Flop comporta-se como um Flip-Flop RS.
Como conclusão final, evidenciou-se que os circuitos Latch agem de forma transparente, ou seja, tudo o que é colocado nas entradas passa diretamente para as saídas quando o sinal de clock está em nível 1 (um), e que os circuitos Flip-Flops transferem as informações por estados, ou seja, durante a transição do estado 0 (zero) para o estado 1 (um) (borda de subida) ou do estado 1 (um) para o estado 0 (zero) (borda de descida). No caso dos Flip-Flops analisados neste experimento, todos possuíam a mesma característica: na borda de subida era feita a amostragem das entradas, ou seja, os sinais presentes nas entradas do Flip-Flop são transmitidos ao primeiro bloco (Master), enquanto que na borda de descida era feito o processo conhecido como “hold”, que é quando as informações presentes na saída do primeiro bloco são transmitidas para as entradas do segundo bloco (Slave) e após passar por ele, vão para a saída final do Flip-Flop, e se mantém assim até que haja novo ciclo de amostragem e “hold” (este fato evidenciaa característica de que os Flip-Flops trabalham como memórias, onde as saídas não se alteram enquanto não é imposta nova alteração de situação), sendo a velocidade com que esses ciclos ocorrem depende exclusivamente da frequência do sinal de clock.
8. REFERÊNCIAS BIBLIOGRÁFICAS
- José Luís Güntzel e Francisco Assis do Nascimento: “Circuitos Sequenciais”. (2001) [Online], http://www.inf.ufsc.br/~j.guntzel/isd/isd4.pdf, acesso em jun/2023.