APOL LOGICA PROGRAMAVEL

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LÓGICA PROGRAMÁVEL 
 
APOL 1 NOTA 100 
Questão 1/10 - Lógica Programável 
O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma 
concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não 
deve interferir no resultado. 
Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles: 
Nota: 10.0 
 
A WHEN, GENERATE, CASE 
 
B WHEN, GENERATE, BLOCK 
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Rota2 – Tema3 
 
C WAIT, GENERATE, BLOCK 
 
D WHEN, GENERATE, LOOP 
 
E WHEN, CASE, BLOCK 
 
Questão 2/10 - Lógica Programável 
O FPGA modelo EP2C5T144C8N é da família Cyclone II da Altera. Seu kit de desenvolvimento 
permite a prototipagem e teste de projetos. 
A sua programação se dá por meio da porta USB do computador, sendo que no kit a conexão 
utilizada é chamada de: 
Nota: 10.0 
 
A USB-B 
 
B ASP 
 
C RS232 
 
D SPI 
 
E JTAG 
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Aula 1 - Tema 5 
 
Questão 3/10 - Lógica Programável 
Os dispositivos CPLDs são uma evolução dos SPLDs. 
A estrutura mais básica de um CPLD corresponde à um elemento PAL (ou GAL) associado a 
circuitos adicionais em sua saída, incluindo um registrador e multiplexadores. Esta estrutura é 
chamada de: 
Nota: 10.0 
 
A Microcélula 
 
B Macrocélula 
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Aula 1 - Tema 2 
 
C LUT 
 
D LE 
 
E PIA 
 
Questão 4/10 - Lógica Programável 
A linguagem VHDL permite a implementação de subprogramas. 
Dadas as seguintes sentenças: 
I – Os subprogramas compreendem uma região de código sequencial. 
II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em 
regiões de código sequencial. 
III – A função permite retornar um ou mais valores. 
IV – No procedimento o comando RETURN é obrigatório. 
Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta: 
Nota: 10.0 
 
A F, V, F, V 
 
B V, F, V, V 
 
C F, V, V, V 
 
D V, F, V, F 
 
E V, V, F, F 
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Rota2 – Tema5 
 
Questão 5/10 - Lógica Programável 
A ferramenta de Software Altera Quartus II é utilizada para o desenvolvimento de projetos de 
lógica programável. 
Um dos processos de compilação que já permite simular o projeto é chamado Analysis & 
Synthesis, também chamado compilação parcial, que compreende as seguintes etapas: 
Nota: 10.0 
 
A Otimização lógica e montagem 
 
B Posicionamento e roteamento 
 
C Otimização lógica e mapeamento da tecnologia 
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Aula 1 - Tema 4 
 
D Análise de temporização e otimização lógica 
 
E Roteamento e montagem 
 
Questão 6/10 - Lógica Programável 
Na conversão de um algoritmo para uma descrição VHDL é necessário entender quais tipos de 
circuitos são utilizados, ou seja, as unidades funcionais empregadas. 
Uma tomada de decisão, por exemplo, é realizada por meio de um circuito: 
Nota: 10.0 
 
A multiplexador 
 
B registrador 
 
C comparador 
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Rota3 – Tema5 
 
D subtrator 
 
E de seleção 
 
Questão 7/10 - Lógica Programável 
Todas as classes de objetos em VHDL devem ser declaradas segundo um tipo definido. 
Os 2 tipos do padrão IEEE 1164, que podem assumir 9 valores, são: 
Nota: 10.0 
 
A BIT e BIT_VECTOR 
 
B STRING e BIT_VECTOR 
 
C STD_LOGIC e BIT_VECTOR 
 
D STD_LOGIC e STD_LOGIC_VECTOR 
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Rota2 – Tema2 
 
E BIT e STD_LOGIC_VECTOR 
 
Questão 8/10 - Lógica Programável 
Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado 
da funcionalidade implementada. 
Os comandos sequenciais ficam em 3 regiões de código específicas, que são: 
Nota: 10.0 
 
A PROCESS, FUNCTION, COMPONENT 
 
B PROCESS, PACKAGE, PROCEDURE 
 
C PROCESS, FUNCTION, PROCEDURE 
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Rota2 – Tema4 
 
D FUNCTION, PROCEDURE, BLOCK 
 
E FUNCTION, PROCESS, MAP 
 
Questão 9/10 - Lógica Programável 
A primeira estrutura básica de um dispositivo de lógica programável possuía tanto o plano AND 
como o plano OR configuráveis. 
Esta estrutura é chamada de: 
Nota: 10.0 
 
A PAL 
 
B LAP 
 
C PLA 
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Aula 1 - Tema 1 
 
D ALP 
 
E LPA 
 
Questão 10/10 - Lógica Programável 
Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra 
entidade. 
Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes 
da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura 
(após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da 
entidade de projeto com as portas da entidade do componente é: 
Nota: 10.0 
 
A COMPONENT 
 
B PORT 
 
C PORT MAP 
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Rota3 – Tema1 
 
D FUNCTION 
 
E SIGNAL