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Questão 1/5 - Lógica Programável O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não deve interferir no resultado. Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles: A – WHEN, GENERATE, CASE B – WHEN, GENERATE, BLOCK Você acertou! Rota2 – Tema3 C – WAIT, GENERATE, BLOCK D – WHEN, GENERATE, LOOP E – WHEN, CASE, BLOCK Questão 2/5 - Lógica Programável Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada. Os comandos sequenciais ficam em 3 regiões de código específicas, que são: A – PROCESS, FUNCTION, COMPONENT B – PROCESS, PACKAGE, PROCEDURE C – PROCESS, FUNCTION, PROCEDURE Você acertou! Rota2 – Tema4 D – FUNCTION, PROCEDURE, BLOCK E – FUNCTION, PROCESS, MAP Questão 3/5 - Lógica Programável A linguagem VHDL permite a implementação de subprogramas. Dadas as seguintes sentenças: I – Os subprogramas compreendem uma região de código sequencial. II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial. III – A função permite retornar um ou mais valores. IV – No procedimento o comando RETURN é obrigatório. Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta: A – F, V, F, V B – V, F, V, V C – F, V, V, V D – V, F, V, F E – V, V, F, F Você acertou! Rota2 – Tema5 Questão 4/5 - Lógica Programável Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é: A – COMPONENT B – PORT C – PORT MAP Você acertou! Rota3 – Tema1 D – FUNCTION E – SIGNAL Questão 5/5 - Lógica Programável A configuração em VHDL estabelece o elo entre a declaração de um componente e uma entidade de projeto. É necessário utilizar a configuração quando o componente possui uma entidade com: A – vários pacotes B – várias constantes C – vários mapeamentos de portas D – várias arquiteturas Você acertou! Rota3 – Tema2 E – várias bibliotecas
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