Pratica ED_5

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<p>Universidade Federal do Ceará</p><p>Departamento de Engenharia Elétrica</p><p>Disciplina: Eletrônica Digital</p><p>Professore: Luiz Henrique Barreto</p><p>Semestre 2024.1</p><p>Prática nº</p><p>05</p><p>Cicuitos Combinacionais: SOMADOR / SUBTRATOR</p><p>Objetivos:</p><p>• Projetar e simular circuitos somadores (meio somador, somador completo e</p><p>somador paralelo).</p><p>• Projetar e simular circuitos subtratores (meio subtrator, subtrator completo e</p><p>somador paralelo).</p><p>MEIO-SOMADOR / SOMADOR COMPLETO</p><p>O MEIO-SOMADOR (Figura 1.a) é um circuito lógico combinacional que soma</p><p>dois bits. Este é um circuito básico fundamental para a realização de operações</p><p>aritméticas binárias, e está incorporado, por exemplo, na Unidade Lógica Artimética</p><p>(ULA) de computadores digitais. A grande diferença desse circuito para o SOMADOR</p><p>COMPLETO (Figura 1.b) é que este último possui uma terceira entrada (Cin) que</p><p>considera o bit “vai-um” de uma soma anterior (carry in).</p><p>Fig. 1 – (a) Meio-Somador e (b) Somador completo</p><p>As entradas A e B representam os bits a serem somados, e Cin é o bit “vai-um” de uma soma</p><p>anterior (carry in). As saídas S e Cout representam, respectivamente, o resultado da soma dos</p><p>bits e o bit “vai-um” resultante da soma de A e B (carry out). A Figura 2 apresenta as</p><p>tabelas-verdade dos dois circuitos somadores.</p><p>Fig. 2 – Tabelas-Verdade dos Circuitos (a) Meio-Somador e (b) Somador Completo</p><p>Na prática, os números A e B a serem somados não devem possuir apenas um bit cada,</p><p>mas N bits. Os circuitos Somador Completo (FA) e Meio-Somador (HA) podem ser</p><p>combinados para implementar um Somador Paralelo de dois números com N bits. A</p><p>Figura 3 mostra um exemplo de Somador paralelo de 4 bits que soma os n meros A</p><p>(representado pelos bits A4, A3, A2 e A1) e B (representado pelos bits B4, B3, B2 e</p><p>B1).</p><p>Fig. 3 – Somador de Números com N bits (Somador Paralelo)</p><p>CIRCUITOS SUBTRATORES</p><p>Os subtratores são obtidos de forma análoga aos somadores, ou seja, a partir de módulos</p><p>meio-subtratores e subtratores completos. A exemplo dos somadores, os subtratores</p><p>classificam- se em: Série e Paralelo. A Figura 4.a apresenta a tabela-verdade do circuito</p><p>MEIO-SUBTRATOR (HS - do ingês Half-Subtractor). O circuito meio-subtrator realiza</p><p>a subtração entre dois números, A e B, de 1 bit cada, e recebe esse nome por não</p><p>considerar o bit “empresta-um” de uma subtração com bits de posição anterior (borrow</p><p>in). O SUBTRATOR COMPLETO (FS - do inglês Full-Subtractor), leva em</p><p>consideração o bit “empresta-um” resultante da opera  o de subtra  o dos bits da</p><p>posição anterior, B in , conforme a tabela verdade da Figura 4.b.</p><p>Fig. 4 – Tabelas-Verdade dos Circuitos (a) Meio-Subtrator e (b) Subtrator Completo</p><p>A Figura 5 apresenta os s mbolos para o Meio-Subtrator e o Subtrator completo.</p><p>Fig. 5 – (a) Meio-Subtrator (HS) e (b) Subtrator Completo (FS)</p><p>Deduzindo-se o circuito l gico do Subtrator Completo a partir das tabelas-verdade da</p><p>Figura 4, observa-se que este nada mais   que a conex o de dois meio-subtratores,</p><p>conforme ilustrado na Figura 6.</p><p>Fig. 6 – Circuito Subtrator Completo</p><p>De forma similar ao Somador Paralelo, o Subtrator Paralelo é obtido pela conexão de</p><p>blocos Subtrator Completo (FS) e Meio-Subtrator (HS), conforme a Figura 7.</p><p>Fig. 7 – Subtrator de N meros com N bits (Subtrator Paralelo)</p><p>PROCEDIMENTOS</p><p>1. Com base na tabela-verdade do Somador Completo “FA” (Figura 2.b), projete</p><p>o circuito equivalente, monte e simule-o;</p><p>2. Com base na tabela verdade do Subtrator Completo “FS” (Figura 4.b), projete</p><p>o circuito equivalente, monte e simule-o;</p><p>3. Projete e simule, um SOMADOR PARALELO de dois números com 3 bits.</p><p>Dica: cascatear somadores (FA e HA) conforme a Figura 3.</p><p>4. Projete e simule, um SUBTRATOR PARALELO de dois números com 3 bits.</p><p>Dica: cascatear subtratores (FS e HS) conforme a Figura 7.</p>