ATIVIDADE 3 - ELETRÔNICA DIGITAL - 51-2024

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<p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 1/10</p><p>ATIVIDADE 3 - ELETRÔNICA DIGITAL - 51/2024</p><p>Período:25/03/2024 08:00 a 21/04/2024 23:59 (Horário de Brasília)</p><p>Status:ABERTO</p><p>Nota máxima:0,50</p><p>Gabarito:Gabarito será liberado no dia 22/04/2024 00:00 (Horário de Brasília)</p><p>Nota obtida:</p><p>1ª QUESTÃO</p><p>O flip-flop SR apresenta as mesmas funções lógicas do latch SR controlado, isto é, quando S = 0 e R = 0 , o</p><p>flip-flop não muda de estado, permanecendo a mesma saída anterior, ou seja, Q Q = 0 . Quando S = 1 e R =</p><p>0 , então, na borda de disparo, o flip-flop vai para o estado SET, ou seja, Q = 1. Quando S = 0 e R = 1 ,</p><p>então, na borda de disparo, o flip-flop vai para o estado RESET, ou seja, Q = 0 . Por fim, quando S = 1 e R =</p><p>1 , ocorre a condição inválida, não sendo possível dizer qual será o estado do flip-flop, por isso, deve ser</p><p>evitada</p><p>SILVA, Emerson Charles Martins da; SPERANDIO, Luiz; CALSAVARA, Larissa Vilxenski. Eletrônica Digital.</p><p>Maringá - PR: Unicesumar, 2020. Reimpresso em 2023. 216 p.</p><p>Ao contrário dos latches tipo SR e D, o flip-flop JK não possui a condição inválida quando J e K estão em</p><p>nível lógico alto, na verdade ele realiza o toggle do sinal. Analisando as entradas J e K abaixo, assinale o</p><p>formato de onda para Q que dispara com clock na borda de SUBIDA.</p><p>Fonte: Elaborada pelo professor, 2023.</p><p>ALTERNATIVAS</p><p>2ª QUESTÃO</p><p>Highlight</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 2/10</p><p>O latch D controlado possui apenas uma entrada, denotada D, além da habilitação EN. Internamente, trata-</p><p>se do latch SR controlado, mas com a entrada R conectada à entrada S por meio de uma porta lógica</p><p>inversora. A vantagem deste arranjo é que elimina a condição inválida do latch SR, visto que o sinal em R é</p><p>sempre o oposto do sinal em S.</p><p>Adaptado de Eletrônica Digital, Maringá – PR: UniCesumar, 2020.</p><p>Observe o tipo de onda de um Latch D (controlado) como na imagem abaixo, sabemos que as portas AND</p><p>permitem que controlemos esse latch apenas com a entrada D, ao contrário do tipo SR, já que o sinal R</p><p>sempre será oposto ao S. Também sabemos que esse latch elimina as condições inválidas de ambos SR em</p><p>nível lógico alto e ambos em nível lógico baixo.</p><p>Sabendo disso e com a tabela-verdade em mente, assinale a alternativa que apresenta o formato de onda</p><p>em Q CORRETO para borda de subida.</p><p>ALTERNATIVAS</p><p>3ª QUESTÃO</p><p>Highlight</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 3/10</p><p>O sinal de clock (CLK) é aplicado somente ao primeiro flip-flop (FF0) na entrada C. O segundo flip-flop (FF1)</p><p>receberá o seu sinal de clock da saída Q0 de FF0. O FF0 muda de estado na borda positiva de cada pulso de</p><p>clock, ou seja, na descida, enquanto FF1 muda somente quando houver uma transição positiva de Q0 do FF0</p><p>(FLOYD, 2007). O flip-flop que recebe o clock (FF0, neste exemplo) sempre representará o bit menos</p><p>significativo (LSB), enquanto o último representará o bit mais significativo (MSB). Perceba que os sinais de</p><p>disparo de clock não acontecerão, simultaneamente, nos dois flip-flops, já que há um tempo inerente de</p><p>propagação. Apesar de muito rápido, esse tempo não é diferente de 0 e, quanto mais flip-flops, mais</p><p>significativo será esse tempo. Por isso, esta configuração é chamada de assíncrona.</p><p>SILVA, Emerson Charles Martins da; SPERANDIO, Luiz; CALSAVARA, Larissa Vilxenski. Eletrônica Digital.</p><p>Maringá - PR: Unicesumar, 2020. Reimpresso em 2023. 216 p.</p><p>Considere o contador assíncrono crescente de 4 bits (flip-flop JK) abaixo.</p><p>Fonte: Elaborada pelo professor, 2023.</p><p>Sabendo que o CLOCK é alimentado com uma frequência de 10 kHz, e possui um atraso de 20 ns em cada</p><p>flip-flop, assinale a frequência máxima que este contador pode ser alimentado, e sua frequência em Q3.</p><p>ALTERNATIVAS</p><p>12.5 MHz, Q3 = 625 Hz.</p><p>6.25 MHz, Q3 = 2500 Hz.</p><p>8.2 MHz, Q3 = 1250 Hz.</p><p>10.6 MHz, Q3 = 833,35 Hz.</p><p>14.2 MHz, Q3 = 555,56 Hz.</p><p>4ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 4/10</p><p>Considere um contador JK assíncrono que indica o valor contado em um display de 7 segmentos. Analise a</p><p>tabela-verdade do CI decodificador BCD, do contador de 2 bits e o circuito lógico abaixo. Atente-se ao bit</p><p>mais significativo (Q1) ligado na entrada B e ao menos significativo (Q0) ligado na entrada A do</p><p>decodificador 7447!</p><p>Elaborado pelo professor, 2024.</p><p>Fonte: Elaborada pelo professor, 2023.</p><p>Tabela-verdade do decodificador BCD para display de 7 segmentos (adaptada).</p><p>Assinale a alternativa que representa o comportamento desse contador, começando pela situação onde Q1</p><p>e Q0 estão em 0 0.</p><p>ALTERNATIVAS</p><p>Crescente, a sequência é: 1, 2, 3, 4.</p><p>Crescente, a sequência é: 0, 1, 2, 3.</p><p>Crescente, a sequência é: 4, 1, 2 e 3.</p><p>Decrescente, a sequência é: 4, 3, 2 ,1.</p><p>Decrescente, a sequência é: 3, 2, 1, 0.</p><p>5ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 5/10</p><p>O meio subtrator só é capaz de realizar operações de subtração binária com 1 bit, para trabalharmos com</p><p>operações de subtração binárias com mais de 1 bit utilizamos o subtrator completo. Naturalmente, este</p><p>circuito respeita as regras de subtração binária, especialmente quando temos o caso 0 - 1, onde é gerado</p><p>um bit de transporte. Diferente da operação de adição, onde o bit de transporte é deslocado à esquerda e</p><p>adicionado no primeiro elemento, aqui, o bit de transporte é deslocado para a esquerda e subtraído do</p><p>segundo elemento (bit de transporte - subtraendo).</p><p>Elaborado pelo professor, 2024.</p><p>A entrada carry in de um subtrator completo de 1 bit está conectada em nível lógico ALTO o tempo todo</p><p>como mostra a figura abaixo.</p><p>Realize as operações aritméticas de subtração apresentadas na tabela verdade, e assinale a alternativa</p><p>correta que represente a saída S0 e o bit carry out Co0.</p><p>ALTERNATIVAS</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>1 0</p><p>1 1</p><p>S0Co0</p><p>1 1</p><p>1 0</p><p>0 1</p><p>1 1</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>0 0</p><p>1 0</p><p>S0Co0</p><p>1 1</p><p>0 1</p><p>0 0</p><p>1 1</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>0 1</p><p>0 0</p><p>6ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 6/10</p><p>O arranjo de lógica programável (PAL) a seguir é composto por uma matriz de portas lógicas</p><p>interconectadas, onde as conexões entre as portas podem ser programadas para implementar funções</p><p>lógicas específicas.</p><p>Fonte: adaptado de: TOCCI, W. e M. Sistemas digitais: principios e aplicações.  10. ed. Rio de Janeiro (RJ):</p><p>LTC, 2007, p. 445</p><p>Sabendo que a arquitetura PAL permite a programação das portas AND e que a queima de um fusível faz</p><p>com que o bit não seja transportado, assinale a alterativa que representa a expressão para as saídas S3, S2,</p><p>S1 e S0.</p><p>ALTERNATIVAS</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 7/10</p><p>S0 = A + B.D' + C.D'; S1 = A.B.C'.D' + A'.B'.C.D; S2 = A.B'.C; S3 = A.B + C'.D'.</p><p>S0 = A + B.D' + C.D'; S1 = A.B.C'.D' + A.B'.C.D; S2 = A.B'.C'; S3 = A.B + C'.D'.</p><p>S0 = A + B.D' + C.D'; S1 = A.B'.C'.D' + A'.B'.C.D; S2 = A.B'.C; S3 = A.B + C'.D'.</p><p>S0 = A + B.D' + C.D' + D.C.B.A; S1 = A.B.C'.D' + A'.B'.C.D + D.C.B.A; S2 = A.B'.C + D.C.B.A; S3 = A.B + C'.D' +</p><p>D.C.B.A.</p><p>S0 = A + B.D' + C.D' + D'.C'.B'.A'; S1 = A.B.C'.D' + A'.B'.C.D + D'.C'.B'.A'; S2 = A.B'.C + D'.C'.B'.A'; S3 = A.B +</p><p>C'.D' + D'.C'.B'.A'.</p><p>7ª QUESTÃO</p><p>Dado o circuito sequencial abaixo:</p><p>Avalie as afirmações a seguir como Verdadeira (V) ou Falsa (F):</p><p>(  ) O circuito é um contador assíncrono de 0 a 15.</p><p>(  ) Para transformá-lo em um contador de 0 a 31, basta conectar mais um flip-flop à direita.</p><p>(  ) Neste tipo de contador o atraso não depende do número de bits, mas apenas da tecnologia utilizada.</p><p>Por outro lado, como o atraso de propagação é menor, o contador síncrono pode trabalhar com frequências</p><p>maiores que o contador assíncrono.</p><p>A alternativa que representa respectiva avaliação é:</p><p>ALTERNATIVAS</p><p>V, V, V.</p><p>V, V, F.</p><p>V, F, F.</p><p>F, V, V.</p><p>F, F, V.</p><p>8ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 8/10</p><p>O circuito meio somador faz a soma de números de apenas 1 bit, e para a soma de números com mais de 1</p><p>bit, é utilizado o somador completo. Esses circuitos utilizam como base as operações aritméticas binárias</p><p>de</p><p>adição, ou seja, dependendo dos bits que desejamos somar, teremos o bit de transporte de entrada (carry in</p><p>- CI) que é resultado de um bit de transporte de saída (carry out - CO) resultante de uma soma 1 + 1.</p><p>Elaborado pelo professor, 2024.</p><p>A entrada carry in de um somador completo de 1 bit está conectada em nível lógico ALTO o tempo todo</p><p>como na imagem abaixo.</p><p>Fonte: Elaborada pelo professor, 2024.</p><p>Ao realizar as operações aritméticas de soma apresentadas na tabela verdade, assinale os valores da saída</p><p>S0 e do bit carry out Co0 corretos.</p><p>ALTERNATIVAS</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>0 1</p><p>1 1</p><p>S0Co0</p><p>1 0</p><p>1 0</p><p>0 1</p><p>1 1</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>0 1</p><p>0 1</p><p>S0Co0</p><p>1 0</p><p>0 1</p><p>0 0</p><p>1 0</p><p>S0Co0</p><p>0 1</p><p>1 0</p><p>1 0</p><p>1 1</p><p>9ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 9/10</p><p>Os contadores síncronos têm flip-flops agindo de forma sincronizada, isto é, a entrada de clock de todos os</p><p>flip-flops estão ligada, em um curto-circuito, ao sinal de clock original. Isto quer dizer que todos eles</p><p>receberão o sinal para a mudança de estado, ao mesmo tempo. Eles são usados para os mesmos tipos de</p><p>aplicações que os contadores assíncronos, mas como não têm o problema de atraso de propagado, são</p><p>mais robustos em situações em que é necessária uma frequência de clock elevada.</p><p>DA SILVA E. C. M., SPERANDIO, L., CALSAVARA, L. V. Eletrônica Digital. Maringá – PR: UniCesumar, 2020.</p><p>Reimpresso em 2023.</p><p>Analise o contador crescente síncrono abaixo.</p><p>Fonte: Elaborado pelo professor, 2024.</p><p>Considerando número de contadores (que influencia na quantidade de bits que ele pode contar) e as</p><p>conexões das portas lógicas (que podem limitar essa contagem dependendo do arranjo), assinale a</p><p>alternativa correta quanto ao valor esse contador é capaz de computar.</p><p>ALTERNATIVAS</p><p>0 à 5, '0 0 0' à '1 0 1'.</p><p>0 à 4, '0 0 0' à '1 0 0'.</p><p>0 à 3, '0 0 0' à '0 1 1'.</p><p>0 à 6, '0 0 0' à '1 1 0'.</p><p>0 à 7, '0 0 0' à '1 1 1'.</p><p>10ª QUESTÃO</p><p>25/03/24, 22:25 Unicesumar - Ensino a Distância</p><p>about:blank 10/10</p><p>Latch SR refere-se ao SET e RESET. Este dispositivo apresenta duas entradas (S e R) e duas saídas (Q e Q').</p><p>Em condições normais, Q' é sempre o oposto (ou complemento) de Q. Quando nos referirmos ao estado do</p><p>latch, estamos nos referindo ao estado da saída Q.  Já o latch SR controlado apresenta o mesmo</p><p>comportamento do latch SR comum, com as mesmas interações entre as entradas, de forma a gerar a saída,</p><p>a diferença é que possui uma entrada de habilitação, denotada EN (do inglês, enable), que controla quando</p><p>a saída será ou não atualizada. Enquanto EN estiver em nível baixo, o estado do latch não se alterará;</p><p>enquanto EN estiver em nível alto, aí o latch funcionará como um latch SR comum.</p><p>DA SILVA E. C. M., SPERANDIO, L., CALSAVARA, L. V. Eletrônica Digital. Maringá – PR: UniCesumar, 2020.</p><p>Reimpresso em 2023. (adaptado)</p><p>Observe a forma de onda S e R de um Latch SR controlado ativo em borda de descida na figura abaixo.</p><p>Sabendo que esse latch é controlado pelos pulsos de EN, e tendo em mente a relação das entradas do Latch</p><p>SR na saída Q e Q' como aprendemos na tabela-verdade, assinale o formato de onda para Q'.</p><p>ALTERNATIVAS</p><p>Highlight</p>