Sistemas Digitais I - Poli - P3 2015 - Segundo Semestre - Turma excusiva engenharia da computação

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y +1/1/60+ y
PCS3115 - Sistemas Digitais I - 2015S2 Terceira Prova - 24/11/2015
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9
Utilize caneta azul ou preta para marcar as caixas e preencha a caixa totalmente
para correta interpretação. Exemplo: ⌅. Não use ⇥.
Concordo em doar minhas letras manuscritas para pesquisa em OCR.
Marque as caixas ao lado para formar o seu número USP e escreva seu nome
abaixo.
Nome (completo):
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Todas as questões objetivas desta avaliação possuem somente uma alternativa correta e não permitem pontuação
parcial. Todas as questões dissertativas devem ser respondidas na caixa de respostas apropriada. Qualquer área fora
das caixas de respostas não será corrigida e pode ser usada como espaço de rascunho.
(a) (b)
Figura 1
Questão 1 [1 ponto] O arranjo da Figura 1a possui n entradas nomeadas de I1 a In. Discurse sobre a paridade da
saída S e a velocidade do circuito em função de n. Para uso do professor: 0 1 1 2 5 10
Questão 2 [1 ponto] O arranjo da Figura 1b é similar ao da Figura 1a, mas organizado em árvore e somente a última
porta é negada. Compare-o com o da Figura 1a. Para uso do professor: 0 1 1 2 5 10
y y
Resolução	
  Prof.	
  Bruno	
  Albertini
✅
[0.5]	
  O	
  circuito	
  só	
  existe	
  para	
  n>1.	
  Se	
  n	
  é	
  par,	
  o	
  circuito	
  gera	
  paridade	
  par	
  e	
  vice-­‐versa.[0.5]	
  A	
  velocidade	
  é	
  proporcional	
  a	
  n,	
  [extra]	
  sendo	
  efetivamente	
  o	
  atraso	
  de	
  uma	
  XNOR	
  multiplicado	
  por	
  n-­‐1.
[0.5]	
  O	
  circuito	
  só	
  existe	
  para	
  n>1.	
  O	
  arranjo	
  é	
  um	
  gerador	
  de	
  paridade	
  par	
  independente	
  do	
  valor	
  de	
  n.[0.5]	
  Porém,	
  neste	
  arranjo	
  a	
  velocidade	
  é	
  dada	
  pela	
  altura	
  da	
  árvore,	
  ou	
  seja,	
  proporcional	
  a	
  log2(n),	
  mais	
  rápido	
  que	
  “proporcional	
  a	
  n”.
I2I3
Correção	
  do	
  desenho	
  feita	
  no	
  quadro
y +1/2/59+ y
Figura 2
Questão 3 [1 ponto] Considere as seguintes afirmações sobre o
código da descrição VHDL da Figura 2:
i O código representa a entidade aeb e sua descrição estrutural.
ii A entidade aeb é um comparador de magnitude de 4 bits.
iii O TIPO das entradas a e b deve ser std_logic.
Estão corretas somente:
A ii
B i e ii
C i e iii
D i
E iii
F ii e iii
Figura 3
Questão 4 [1 ponto] Identifique o componente da Figura 3 e nomeie os sinais corretamente.
O componente está correto? Para uso do professor: 0 1 1 2 5 10
Figura 4
Questão 5 [1 ponto] Explique o funcionamento do circuito da Figura 4 e identifique
o bloco básico similar. Para uso do professor: 0 1 1 2 5 10
Questão 6 [1 ponto] Ainda sobre o circuito da Figura 4, discurse possíveis problemas em relação aos atrasos dos
componentes. Para uso do professor: 0 1 1 2 5 10
y y
👍
👎
👎
comportamental
signed	
  ou	
  unsigned,	
  nem	
  std_logic_vector	
  serviria	
  pois	
  não	
  tem	
  como	
  comparar	
  tipos	
  não	
  numéricos
[0.2]	
  I0	
  a	
  I8:	
  entradas;	
  Y:	
  saída;	
  S0	
  e	
  S1:	
  seletores;[0.2]	
  O	
  componente	
  é	
  um	
  multiplexador	
  (MUX)[0.3]	
  Erro	
  1:	
  Há	
  um	
  número	
  de	
  entradas	
  que	
  não	
  é	
  potência	
  de	
  2.[0.3]	
  Erro	
  2:	
  Há	
  seletores	
  somente	
  para	
  2ˆ2=4	
  entradas
✅
I0I1I2I3I4I5I6I7I8 S0	
  S1
Y
[0.6]	
  O	
  circuito	
  é	
  composto	
  por	
  dois	
  buffers	
  tri-­‐state.	
  Quando	
  o	
  seletor	
  S0	
  está	
  em	
  0,	
  o	
  buffer	
  0	
  está	
  ativo	
  (deixa	
  passar	
  I0)	
  e	
  o	
  buffer	
  1	
  está	
  inativo,	
  colocando	
  sua	
  saída	
  em	
  tri-­‐state	
  e,	
  consequentemente,	
  Y0	
  será	
  igual	
  a	
  I0.	
  O	
  reverso	
  (S0=1)	
  também	
  acontece	
  ativando	
  o	
  buffer	
  1	
  e	
  desativando	
  o	
  0.	
  	
  [0.4]	
  O	
  bloco	
  básico	
  similar	
  é	
  o	
  multiplexador	
  de	
  duas	
  entradas	
  (MUX2:1).
0
1
O	
  circuito	
  é	
  estável	
  estaticamente,	
  mas	
  há	
  dois	
  problemas	
  na	
  transição	
  do	
  seletor:[0.5]	
  1—>0:	
  O	
  buffer	
  1	
  desliga	
  antes	
  do	
  buffer	
  0	
  ligar,	
  deixando	
  a	
  saída	
  em	
  tri-­‐state	
  durante	
  a	
  transição.[0.5]	
  0—>1:	
  O	
  buffer	
  0	
  desliga	
  depois	
  do	
  buffer	
  1,	
  [0.2]	
  colocando	
  I0	
  e	
  I1	
  na	
  saída	
  ao	
  mesmo	
  tempo,	
  o	
  que	
  pode	
  ocasionar	
  um	
  curto	
  circuito	
  caso	
  I0	
  e	
  I1	
  sejam	
  diferentes.
Esta	
  resposta	
  é	
  válida	
  se	
  o	
  buffer	
  0	
  for	
  mais	
  lento	
  que	
  o	
  1.	
  É	
  possível	
  a	
  resposta	
  inversa	
  se	
  considerar	
  o	
  buffer	
  0	
  mais	
  rápido	
  que	
  o	
  1,	
  o	
  que	
  é	
  comum.	
  Há	
  implementações	
  comerciais	
  assim,	
  normalmente	
  com	
  um	
  buffer	
  inversor.
y +1/3/58+ y
Figura 5
Questão 7 [1 ponto] Marque a função f implementada pelo circuito da Figura 5:
A
Q
(0, 3, 5, 6, 9, 10, 12, 14)
B
P
(1, 2, 4, 7, 11, 13)
C nenhuma
D (A+D)(B+C+D)(B+C+D)(A+B+C)(A+B+C+D)(A+B+C+D)
E B.C.D +A.C.D +A.B.D +A.B.C.D +A.B.C.D +A.B.C.D
Questão 8 [1 ponto] Considere as seguintes afirmações sobre somadores:
i Um somador ripple-carry é mais lento que um carry-lookahead e esta diferença aumenta proporcionalmente ao
número de bits a serem somados.
ii Para subtrair números em complemento de dois, pode-se usar qualquer tipo de somador, invertendo-se os bits
do subtraendo e colocando o primeiro carry-in em um.
iii Para cascatear somadores carry-lookahead basta ligar o generate e o propagate do último estágio aos sinais
correspondentes do primeiro estágio do próximo somador.
Estão corretas somente:
A ii B iii C i e ii D i e iii E i F ii e iii
(a) (b)
(c) (d)
Figura 6
y y
✅
falta	
  maxtermofalta	
  mintermo
👍
👍
👎
✅
o	
  generate	
  e	
  propagate	
  não	
  são	
  gerados	
  no	
  último	
  estágio	
  e	
  sim	
  separados,e	
  é	
  necessário	
  um	
  gerador	
  de	
  carry	
  (e.g.	
  74182)
[1.0]	
  Usa-­‐se	
  os	
  circuitos	
  paraconstruir	
  um	
  somador	
  BCDde	
  dois	
  dígitos.	
  Notas:-­‐	
  o	
  181A	
  é	
  conmigurado	
  comosomador	
  A	
  PLUS	
  B-­‐	
  o	
  181B	
  é	
  um	
  somador	
  A+6	
  ou	
  deixa	
  passar	
  Ade	
  acordo	
  com	
  a	
  geraçãode	
  carry	
  ou	
  estouro	
  BCD-­‐	
  o	
  181B	
  serve	
  para	
  corrigiro	
  valor	
  BCD	
  caso	
  a	
  somaestoure	
  (>9)-­‐	
  o	
  85	
  compara	
  com	
  9-­‐	
  os	
  181	
  tem	
  entrada	
  e	
  saídaativas	
  baixo,	
  o	
  85	
  não [1.0]	
  Usa-­‐se	
  o	
  somador	
  BCD	
  de	
  umdígito	
  em	
  formação	
  ripple-­‐carrypara	
  compor	
  um	
  somador	
  BCD	
  dedois	
  dígitos
-­‐	
  Não	
  é	
  necessário	
  os	
  displays,	
  eles	
  foram	
  colocados	
  para	
  exemplimicar	
  (próx.	
  páginas)-­‐	
  Há	
  outras	
  soluções	
  aceitas	
  (e.g.	
  sem	
  modularização)	
  
Exemplo	
  de	
  soma	
  com	
  o	
  módulominal	
  (ripple-­‐carry).	
  O	
  LED	
  indica	
  acentena	
  =1