Provas eletrônica digital luff

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ENG04075 – Eletrônica Digital I – Prova 1 – 16/Abr/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (1,5 pt.) Em dada tecnologia de fabricação de circuitos integrados (tensão de alimentação de 1V) os 
inversores e portas lógicas foram projetados para trabalharem da seguinte forma: entradas entre GND e 
300mV estão em nível ‘0’ e entre 650mV e 1V estão em nível ‘1’; saídas entre GND e 200mV estão em 
nível ‘0’ e entre 800mV e 1V estão em nível ‘1’. 
Calcule a margem de ruído de nível alto (NMH = VOH – VIH) e de nível baixo (NML = VIL – VOL). 
Explique por que os circuitos lógicos são geralmente mais imunes ao ruído do que os circuitos analógicos 
e qual o significado das margens de ruído. Qual é o limite máximo aceitável de ruído, no caso da 
tecnologia em questão. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q2 (1,5 pt.) Utilize os símbolos dos transistores PMOS e NMOS mostrados abaixo e forneça um 
esquemático de uma porta lógica AND e de uma porta lógica XNOR (XOR negada), ambas de duas 
entradas A e B e saída S. CONDIÇÃO: não conecte os transistores PMOS ao GND e nem os NMOS ao 
VCC. 
 
 
 
 
 
 
Q3 (2,0 pt.) Projete o circuito de controle (saídas CP e CN) do ‘buffer’ de três estados (‘tri-state’) da 
figura abaixo, para circuito mínimo. Este ‘buffer’ funciona como um inversor normal, com entrada Vin e 
saída Vout, quando o sinal de controle C vale ‘1’; a saída Vout fica em ‘alta impedância’ quando C vale 
‘0’. Os transistores PMOS ligam com a porta em ’0’ e os transistores NMOS ligam com a porta em ’1’. 
Utilize somente portas NAND e inversores. Apresente os diagramas V-K para CP e CN e os respectivos 
circuitos lógicos. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (2,0 pts) Simplifique as funções lógicas S0 e S1, definidas abaixo, para circuito mínimo. Justifique a 
resposta utilizando os diagramas V-K abaixo e identificando os termos das equações com os laços (‘/’ 
significa a negação lógica da variável). Utilize ‘POS’ para S0 (laços com ‘0’) e SOP para ‘S1’ (laços com 
‘1’). As funções são: 
 
S0 = (A.B./C)+(B.C.D)+(A.B.D)+(/B.C.D)+(/A./C.D)+(A.B./D) 
 
S1 = (/A+B+D).(/A+C+D).(B+/C+D).(A+B+C).(B+C+D).(/A+/B+D) 
 
 
 
 
 S0 (‘POS’)= 
 
 
 
 
 
 
 
S1 (‘SOP’)= 
 
 
 
Q5 (2,5 pt.) Complete a tabela de decodificação BCD (0 a 9) para display de 7-segmentos 
(cátodo-comum), mas somente para os segmentos ‘c’, ‘d’ e ‘e’. Projete o circuito lógico da 
decodificação para circuito e somente para o segmento ‘e’. Utilize um multiplexador de 4:1 
e somente portas NAND e inversores. Apresente os diagramas V-K com laços para circuito 
mínimo e o esquemático do projeto. 
 
 
 
A 
(B3) 
B 
(B2) 
C 
(B1) 
D 
(B0) 
Saída 
Seg-a 
(Sa) 
Saída 
Seg-b 
(Sb) 
Saída 
Seg-c 
(Sc) 
Saída 
Seg-d 
(Sd) 
Saída 
Seg-e 
(Se) 
Saída 
Seg-f 
(Sf) 
Saída 
Seg-g 
(Sg) 
Dígito 
Dec. e 
Hexadec. 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
1 0 0 0 
1 0 0 1 
1 0 1 0 
1 0 1 1 
1 1 0 0 
1 1 0 1 
1 1 1 0 
1 1 1 1 
 
 
 
 
 
ENG04075 – Eletrônica Digital I – Prova 1 – 16/Abr/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (1,5 pt.) Em dada tecnologia de fabricação de circuitos integrados (tensão de alimentação de 1V) os 
inversores e portas lógicas foram projetados para trabalharem da seguinte forma: entradas entre GND e 
350mV estão em nível ‘0’ e entre 600mV e 1V estão em nível ‘1’; saídas entre GND e 150mV estão em 
nível ‘0’ e entre 850mV e 1V estão em nível ‘1’. 
Calcule a margem de ruído de nível alto (NMH = VOH – VIH) e de nível baixo (NML = VIL – VOL). 
Explique por que os circuitos lógicos são geralmente mais imunes ao ruído do que os circuitos analógicos 
e qual o significado das margens de ruído. Qual é o limite máximo aceitável de ruído, no caso da 
tecnologia em questão. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q2 (1,5 pt.) Utilize os símbolos dos transistores PMOS e NMOS mostrados abaixo e forneça um 
esquemático de uma porta lógica OR e de uma porta lógica XNOR (XOR negada), ambas de duas 
entradas A e B e saída S. CONDIÇÃO: não conecte os transistores PMOS ao GND e nem os NMOS ao 
VCC. 
 
 
 
 
 
 
Q3 (2,0 pt.) Projete o circuito de controle (saídas CP e CN) do ‘buffer’ de três estados (‘tri-state’) da 
figura abaixo, para circuito mínimo. Este ‘buffer’ funciona como um inversor normal, com entrada Vin e 
saída Vout, quando o sinal de controle C vale ‘1’; a saída Vout fica em ‘alta impedância’ quando C vale 
‘0’. Os transistores PMOS ligam com a porta em ’0’ e os transistores NMOS ligam com a porta em ’1’. 
Utilize somente portas NAND e inversores. Apresente os diagramas V-K para CP e CN e os respectivos 
circuitos lógicos. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (2,0 pts) Simplifique as funções lógicas S0 e S1, definidas abaixo, para circuito mínimo. Justifique a 
resposta utilizando os diagramas V-K abaixo e identificando os termos das equações com os laços (‘/’ 
significa a negação lógica da variável). Utilize ‘POS’ para S0 (laços com ‘0’) e SOP para ‘S1’ (laços com 
‘1’). As funções são: 
 
S0 = (A./B./D)+(A./C./D)+(/B.C./D)+(/A./B./C)+(/B./C./D)+(A.B./D) 
 
S1 = (/A+/B+C).(/B+/C+/D).(/A+/B+/D).(B+/C+/D).(A+C+/D).(/A+/B+D) 
 
 
 
 
 S0 (‘POS’)= 
 
 
 
 
 
 
 
S1 (‘SOP’)= 
 
 
 
Q5 (2,5 pt.) Complete a tabela de decodificação BCD (0 a 9) para display de 7-segmentos 
(ânodo-comum), mas somente para os segmentos ‘c’, ‘d’ e ‘e’. Projete o circuito lógico da 
decodificação para circuito e somente para o segmento ‘e’. Utilize um multiplexador de 4:1 
e somente portas NAND e inversores. Apresente os diagramas V-K com laços para circuito 
mínimo e o esquemático do projeto. 
 
 
 
A 
(B3) 
B 
(B2) 
C 
(B1) 
D 
(B0) 
Saída 
Seg-a 
(Sa) 
Saída 
Seg-b 
(Sb) 
Saída 
Seg-c 
(Sc) 
Saída 
Seg-d 
(Sd) 
Saída 
Seg-e 
(Se) 
Saída 
Seg-f 
(Sf) 
Saída 
Seg-g 
(Sg) 
Dígito 
Dec. e 
Hexadec. 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
1 0 0 0 
1 0 0 1 
1 0 1 0 
1 0 1 1 
1 1 0 0 
1 1 0 1 
1 1 1 0 
1 1 1 1 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Provas/ENG04075_Prova-1_2015_2.pdf
ENG04075 – Eletrônica Digital I – Prova 1 – 17/Set/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (2,0 pt.) Converta os números abaixo para a base indicada, explicitando o procedimento adotado: 
 
a) ( 1 0 1 0 1 1 . 0 1 1 0
1 )2 para Decimal (0,25 pt.) = (_______________________)10 
 
 
 
 
b) ( 537 )9 para Decimal (0,25 pt.) = (_______________________)10 
 
 
 
 
c) ( 537 )10 para base 7 (0,5 pt.) = (_______________________)7 
 
 
 
 
 
 
 
d) ( 1 1 1 0 1 0 1 0 1 1 0 0 1 0 0 1)2 para Hexadecimal e Octal (0,5 pt.) = (_______________________)16 
 
 = (_______________________)8 
 
 
 
 
 
 
 
 
e) ( 53.7032 )10 para Binário, parte fracionária com 6 bits (0,5 pt.) = (_______________________)2 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q2 (2,5 pt.) Simplifique a função lógicas Y, definida abaixo, para circuito mínimo e ‘POS’. Justifique a 
resposta utilizando um diagrama V-K (laços com ‘0’) e identificando os termos da equação com os laços. 
Utilize somente portas NOR e conecte o circuito da função lógica simplificada Y no barramento. 
 
 
 Y (‘POS’) = 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q3 (2,5 pt.) Projete um decodificador para acionar uma matriz de 4 leds (L1, L2, L3, L4, figura 
ao lado) cuja entrada é um código de 3 bits (A, B, C). Os códigos utilizados e o padrão de 
decodificação são mostrados na figura abaixo (disco escuro => led ligado; disco claro => led 
desligado). Os leds estão conectados em cátodo comum. Apresente a Tabela Verdade, os 
diagramas V-K (‘SOP’ - laços com ‘1’) para circuito mínimo e o esquemático do projeto. Utilize 
somente portas NAND e inversores, conectados a um barramento. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (2,5 pt.) Projete o circuito lógico para implementar a tabela verdade abaixo, saídas Y e W. Para cada 
função, utilize um multiplexador de 2:1 para reduzir o número de portas lógicas. Apresente os diagramas 
V-K (‘SOP’ - laços com ‘1’) para circuito mínimo e o esquemático do projeto. Utilize somente portas 
NAND e inversores, conectados a um barramento. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
A B C Y W 
0 0 0 0 0 
0 0 1 1 0 
0 1 0 1 0 
0 1 1 0 1 
1 0 0 1 0 
1 0 1 0 1 
1 1 0 0 1 
1 1 1 1 1 
ENG04075 – Eletrônica Digital I – Prova 1 – 17/Set/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (2,0 pt.) Converta os números abaixo para a base indicada, explicitando o procedimento adotado: 
 
a) ( 1 1 1 0 1 1 . 0 1 0 1 1 )2 para Decimal (0,25 pt.) = (_______________________)10 
 
 
 
 
b) ( 458 )9 para Decimal (0,25 pt.) = (_______________________)10 
 
 
 
 
c) ( 458 )10 para base 7 (0,5 pt.) = (_______________________)7 
 
 
 
 
 
 
 
d) ( 1 0 1 0 1 1 1 0 1 0 1 1 0 1 0 1 )2 para Hexadecimal e Octal (0,5 pt.) = (_______________________)16 
 
 = (_______________________)8 
 
 
 
 
 
 
 
 
e) ( 45.8282 )10 para Binário, parte fracionária com 6 bits (0,5 pt.) = (_______________________)2 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q2 (2,5 pt.) Simplifique a função lógicas Y, definida abaixo, para circuito mínimo e ‘POS’. Justifique a 
resposta utilizando um diagrama V-K (laços com ‘0’) e identificando os termos da equação com os laços. 
Utilize somente portas NOR e conecte o circuito da função lógica simplificada Y no barramento. 
 
 
 Y (‘POS’) = 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q3 (2,5 pt.) Projete um decodificador para acionar uma matriz de 4 leds (L1, L2, L3, L4, figura 
ao lado) cuja entrada é um código de 3 bits (A, B, C). Os códigos utilizados e o padrão de 
decodificação são mostrados na figura abaixo (disco escuro => led ligado; disco claro => led 
desligado). Os leds estão conectados em cátodo comum. Apresente a Tabela Verdade, os 
diagramas V-K (‘SOP’ - laços com ‘1’) para circuito mínimo e o esquemático do projeto. Utilize 
somente portas NAND e inversores, conectados a um barramento. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (2,5 pt.) Projete o circuito lógico para implementar a tabela verdade abaixo, saídas Y e W. Para cada 
função, utilize um multiplexador de 2:1 para reduzir o número de portas lógicas. Apresente os diagramas 
V-K (‘SOP’ - laços com ‘1’) para circuito mínimo e o esquemático do projeto. Utilize somente portas 
NAND e inversores, conectados a um barramento. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
A B C Y W 
0 0 0 1 0 
0 0 1 0 1 
0 1 0 0 1 
0 1 1 1 1 
1 0 0 0 0 
1 0 1 1 0 
1 1 0 1 0 
1 1 1 0 1 
Provas/ENG04075_Prova-2_2015_1.pdf
ENG04075 – Eletrônica Digital I – Prova 2 – 11/Jun/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (2,0 pt.) Converta os números abaixo para a base indicada, deixando claro o procedimento adotado: 
 
a) (1 1 1 0 1 . 0 1 0 1 1)2 para Decimal (0,5 pt.) = 
(método das soma por pesos) 
 
 
b) Parte inteira de (noCartão /10.000) = _____ para Binário c/ 4 bits (0,5 pt.) = 
(método das divisões sucessivas) 
 
 
 
c) Parte fracionária de (noCartão /10.000) = ____________ para Binário c/ 8 bits (1,0 pt.) = 
(método das multiplicações sucessivas) 
 Erro (absoluto) = 
 
 
 
 
 
 
 
 
 
Q2 (2,0 pt.) Projete o diagrama de estados de um circuito sequencial divisor de frequência, a partir da 
frequência ‘fo’ do relógio principal, como mostrado na figura abaixo. Um sinal de entrada ‘Div’ controla 
a frequência da saída S, sendo: Div=0, f1=fo/3 (ciclo de 33%); Div=1, f1=fo/5 (ciclo de 40%). 
 
 
 
 
 
 
Q3 (2,5 pt.) A figura abaixo mostra dois registradores de deslocamento (‘shift registers’) de 4 bits. O primeiro 
registrador pode enviar o vetor de dados [Q3,Q2,Q1,Q0] serialmente para o segundo registrador quando o sinal 
‘WRb’ está alto (‘1’) e ser carregado paralelamente com os dados do vetor [Dp3,Dp2,Dp1,Dp0] quando o sinal 
‘WRb’ está baixo (‘0’). O segundo registrador pode receber dados serialmente quando o sinal ‘Sht’ está alto (‘1’) e 
não modifica o seu estado quando o sinal ‘Sht’ está baixo (‘0’). Considere a carga paralela do vetor de 4 bits [1011] 
no primeiro registrador e a transmissão destes 4 bits para o segundo registrador, onde devem ficar armazenados. 
Desenhe no diagrama de tempo abaixo os sinais de controle e o fluxo de dados. Considere que os registradores 
estão zerados antes do primeiro ciclo de relógio e que o envio serial dos dados inicia em 2ms. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (3,0 pt.) Projete o circuito sequencial de Moore descrito
no diagrama de estados abaixo. Utilize flip-flops D. 
Utilize como alocação de estados [Q1 Q0]: E0=[0 0], E1=[0 1], E2=[1 0], E3=[1 1]. Forneça a tabela de saídas, a 
tabela de próximo estado e as equações de próximo estado e das saídas, validadas com os mapas V-K (SOP para 
circuito mínimo). Considere que no caso do sistema passar pelo estado E3 (o que seria um erro), o próximo estado 
deve ser obrigatoriamente E0. 
 S2= 
 
 
 
 
 
 S1= S0= 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
D1 = D0 = 
 
 
 
 
 
 
Estado 
Atual 
Saídas 
Q1 Q0 S2 S1 S0 
0 0 
0 1 
1 0 
1 1 
Entradas 
Estado 
Atual 
Próximo 
Estado 
A B Q1 Q0 D1 D0 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
Entradas 
Estado 
Atual 
Próximo 
Estado 
A B Q1 Q0 D1 D0 
1 0 0 0 
1 0 0 1 
1 0 1 0 
1 0 1 1 
1 1 0 0 
1 1 0 1 
1 1 1 0 
1 1 1 1 
S2 S1 S0 
A B 
ENG04075 – Eletrônica Digital I – Prova 2 – 11/Jun/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (2,0 pt.) Converta os números abaixo para a base indicada, deixando claro o procedimento adotado: 
 
d) (1 0 1 1 1 . 0 1 1 0 1)2 para Decimal (0,5 pt.) = 
(método das soma por pesos) 
 
 
e) Parte inteira de (noCartão /10.000) = _____ para Binário c/ 4 bits (0,5 pt.) = 
(método das divisões sucessivas) 
 
 
 
f) Parte fracionária de (noCartão /10.000) = ____________ para Binário c/ 8 bits (1,0 pt.) = 
(método das multiplicações sucessivas) 
 Erro (absoluto) = 
 
 
 
 
 
 
 
 
 
Q2 (2,0 pt.) Projete o diagrama de estados de um circuito sequencial divisor de frequência, a partir da 
frequência ‘fo’ do relógio principal, como mostrado na figura abaixo. Um sinal de entrada ‘Div’ controla 
a frequência da saída S, sendo: Div=0, f1=fo/3 (ciclo de 66%); Div=1, f1=fo/5 (ciclo de 40%). 
 
 
 
 
 
 
Q3 (2,5 pt.) A figura abaixo mostra dois registradores de deslocamento (‘shift registers’) de 4 bits. O primeiro 
registrador pode enviar o vetor de dados [Q3,Q2,Q1,Q0] serialmente para o segundo registrador quando o sinal 
‘WRb’ está alto (‘1’) e ser carregado paralelamente com os dados do vetor [Dp3,Dp2,Dp1,Dp0] quando o sinal 
‘WRb’ está baixo (‘0’). O segundo registrador pode receber dados serialmente quando o sinal ‘Sht’ está alto (‘1’) e 
não modifica o seu estado quando o sinal ‘Sht’ está baixo (‘0’). Considere a carga paralela do vetor de 4 bits [1101] 
no primeiro registrador e a transmissão destes 4 bits para o segundo registrador, onde devem ficar armazenados. 
Desenhe no diagrama de tempo abaixo os sinais de controle e o fluxo de dados. Considere que os registradores 
estão zerados antes do primeiro ciclo de relógio e que o envio serial dos dados inicia em 2ms. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q4 (3,0 pt.) Projete o circuito sequencial de Moore descrito no diagrama de estados abaixo. Utilize flip-flops D. 
Utilize como alocação de estados [Q1 Q0]: E0=[0 0], E1=[0 1], E2=[1 0], E3=[1 1]. Forneça a tabela de saídas, a 
tabela de próximo estado e as equações de próximo estado e das saídas, validadas com os mapas V-K (SOP para 
circuito mínimo). Considere que no caso do sistema passar pelo estado E3 (o que seria um erro), o próximo estado 
deve ser obrigatoriamente E0. 
 S2= 
 
 
 
 
 
 S1= S0= 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
D1 = D0 = 
 
 
 
 
 
 
 
Estado 
Atual 
Saídas 
Q1 Q0 S2 S1 S0 
0 0 
0 1 
1 0 
1 1 
Entradas 
Estado 
Atual 
Próximo 
Estado 
A B Q1 Q0 D1 D0 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
Entradas 
Estado 
Atual 
Próximo 
Estado 
A B Q1 Q0 D1 D0 
1 0 0 0 
1 0 0 1 
1 0 1 0 
1 0 1 1 
1 1 0 0 
1 1 0 1 
1 1 1 0 
1 1 1 1 
S2 S1 S0 
A B 
Provas/ENG04075_Prova-2_2015_2.pdf
ENG04075 – Eletrônica Digital I – Prova 2 – 17/Nov/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (1,5 pt.) Descreva como funciona o circuito de ‘power-on reset’ da figura abaixo e o qual seria o 
efeito da inversão de posição do capacitor e do resistor. Descreva também uma modificação que pode ser 
feita neste circuito para que o sinal de ‘reset’ possa ser aplicado em um momento qualquer pelo usuário. 
 
 
 
 
 
 
 
Q2 (2,5 pt.) Um circuito PWM (Modulação de Largura de Pulso) gera um sinal digital periódico Vpwm 
(1bit) cuja largura do pulso positivo varia com um sinal de referência VRef de 4 bits. A largura do pulso 
positivo vai desde zero (saída sempre nula) para VRef=[0000], até 100% do período para VRef=[1111]. 
Suponha que sejam utilizados um contador de 4 bits (zero a 15), com entrada para ‘reset’ síncrono 
(Rst=’1’ zera o contador no próximo ciclo de ‘clock’), e um comparador de 4bits (entradas A e B de 
4bits). As saídas (de 1bit) do comparador só valem ‘1’ para: S2=’1’ => A>B; S1=’1’ => A<B; e S0=’1’ 
=> A=B. Complete o diagrama de blocos deste PWM, mostrado abaixo. Portas lógicas podem ser 
utilizadas para completar o diagrama, se necessário. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q3 (2,5 pt.) O esquemático abaixo representa uma ‘parte operativa’ que pode executar operações 
algébricas com duas entradas Y e Z. O sinal de controle W (1bit) só permite a escrita no registrador 
quando em nível ‘1’; o sinal de controle R (1bit) provoca um ‘reset’ (zera o valor dos bits) no registrador 
quando em nível ‘1’; os sinais W e R são síncronos, ou seja, os seus efeitos aparecem a partir do próximo 
pulso de relógio. Projete o diagrama de estados de uma ‘parte de controle’ de forma que esta ‘parte 
operativa’ execute a operação: 2Y – Z e armazene o resultado no registrador S. Considere que a execução 
só inicia no momento em que um sinal I passa do estado ‘0’ para ‘1’ e que a operação pode ser repetida 
múltiplas vezes, fornecendo sempre o resultado correto. Em algum momento o sinal I volta ao estado ‘0’. 
 
 
 
 
 
 
 
Q4 (3,0 pt.) Projete o circuito sequencial de Moore descrito no diagrama de estados abaixo. Utilize flip-
flops D. Forneça a tabela de alocação de estados, a tabela verdade das saídas (S2, S1 e S0), a tabela de 
próximo estado, as equações de próximo estado e das saídas, validadas com os mapas V-K (SOP para 
circuito mínimo). Desenhe apenas um diagrama de blocos do circuito, mostrando os FF-Ds.
S2 S1 S0 
L 
ENG04075 – Eletrônica Digital I – Prova 2 – 17/Nov/2015 
 
Nome__________________________________ noCartão_____________ Turma e ordem (0,5 pt.) _____ 
Obs.: Justifique sempre todas as respostas com o adequado desenvolvimento. 
 
Q1 (1,5 pt.) Descreva como funciona o circuito de ‘power-on reset’ da figura abaixo e o qual seria o 
efeito da inversão de posição do capacitor e do resistor. Descreva também uma modificação que pode ser 
feita neste circuito para que o sinal de ‘reset’ possa ser aplicado em um momento qualquer pelo usuário. 
 
 
 
 
 
 
 
Q2 (2,5 pt.) Um circuito PWM (Modulação de Largura de Pulso) gera um sinal digital periódico Vpwm 
(1bit) cuja largura do pulso positivo varia com um sinal de referência VRef de 4 bits. A largura do pulso 
positivo vai desde zero (saída sempre nula) para VRef=[0000], até 100% do período para VRef=[1111]. 
Suponha que sejam utilizados um contador de 4 bits (zero a 15), com entrada para ‘reset’ síncrono 
(Rst=’1’ zera o contador no próximo ciclo de ‘clock’), e um comparador de 4bits (entradas A e B de 
4bits). As saídas (de 1bit) do comparador só valem ‘1’ para: S2=’1’ => A<B; S1=’1’ => A>B; e S0=’1’ 
=> A=B. Complete o diagrama de blocos deste PWM, mostrado abaixo. Portas lógicas podem ser 
utilizadas para completar o diagrama, se necessário. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Q3 (2,5 pt.) O esquemático abaixo representa uma ‘parte operativa’ que pode executar operações 
algébricas com duas entradas Y e Z. O sinal de controle W (1bit) só permite a escrita no registrador 
quando em nível ‘1’; o sinal de controle R (1bit) provoca um ‘reset’ (zera o valor dos bits) no registrador 
quando em nível ‘1’; os sinais W e R são síncronos, ou seja, os seus efeitos aparecem a partir do próximo 
pulso de relógio. Projete o diagrama de estados de uma ‘parte de controle’ de forma que esta ‘parte 
operativa’ execute a operação: 2Z – Y e armazene o resultado no registrador S. Considere que a execução 
só inicia no momento em que um sinal I passa do estado ‘0’ para ‘1’ e que a operação pode ser repetida 
múltiplas vezes, fornecendo sempre o resultado correto. Em algum momento o sinal I volta ao estado ‘0’. 
 
 
 
 
 
 
 
Q4 (3,0 pt.) Projete o circuito sequencial de Moore descrito no diagrama de estados abaixo. Utilize flip-
flops D. Forneça a tabela de alocação de estados, a tabela verdade das saídas (S2, S1 e S0), a tabela de 
próximo estado, as equações de próximo estado e das saídas, validadas com os mapas V-K (SOP para 
circuito mínimo). Desenhe apenas um diagrama de blocos do circuito, mostrando os FF-Ds. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
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Provas/Eng04075_Questoes_Resolvidas_1.pdf