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Lógica progrmável Apol 2

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12/17/2018 AVA UNIVIRTUS
https://univirtus.uninter.com/ava/web/#/ava/AvaliacaoUsuarioHistorico/341591/novo/1/68509 1/4
Questão 1/5 - Lógica Programável
O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorre
código concorrente a ordem das linhas não deve interferir no resultado.
Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles:
Nota: 20.0
A WHEN, GENERATE, CASE
B WHEN, GENERATE, BLOCK
C WAIT, GENERATE, BLOCK
D WHEN, GENERATE, LOOP
E WHEN, CASE, BLOCK
Questão 2/5 - Lógica Programável
Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da fun
Os comandos sequenciais ficam em 3 regiões de código específicas, que são:
Nota: 20.0
A PROCESS, FUNCTION, COMPONENT
Você acertou!
Rota2 – Tema3
12/17/2018 AVA UNIVIRTUS
https://univirtus.uninter.com/ava/web/#/ava/AvaliacaoUsuarioHistorico/341591/novo/1/68509 2/4
B PROCESS, PACKAGE, PROCEDURE
C PROCESS, FUNCTION, PROCEDURE
D FUNCTION, PROCEDURE, BLOCK
E FUNCTION, PROCESS, MAP
Questão 3/5 - Lógica Programável
A linguagem VHDL permite a implementação de subprogramas.
 
Dadas as seguintes sentenças:
 
I – Os subprogramas compreendem uma região de código sequencial.
 
II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiõ
 
III – A função permite retornar um ou mais valores.
 
IV – No procedimento o comando RETURN é obrigatório.
Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:
Nota: 20.0
Você acertou!
Rota2 – Tema4
12/17/2018 AVA UNIVIRTUS
https://univirtus.uninter.com/ava/web/#/ava/AvaliacaoUsuarioHistorico/341591/novo/1/68509 3/4
A F, V, F, V
B V, F, V, V
C F, V, V, V
D V, F, V, F
E V, V, F, F
Questão 4/5 - Lógica Programável
Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade.
Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da pala
componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que
entidade de projeto com as portas da entidade do componente é:
Nota: 20.0
A COMPONENT
B PORT
C PORT MAP
Você acertou!
Rota2 – Tema5
Você acertou!
Rota3 – Tema1
12/17/2018 AVA UNIVIRTUS
https://univirtus.uninter.com/ava/web/#/ava/AvaliacaoUsuarioHistorico/341591/novo/1/68509 4/4
D FUNCTION
E SIGNAL
Questão 5/5 - Lógica Programável
A configuração em VHDL estabelece o elo entre a declaração de um componente e uma entidade de
É necessário utilizar a configuração quando o componente possui uma entidade com:
Nota: 20.0
A vários pacotes
B várias constantes
C vários mapeamentos de portas
D várias arquiteturas
E várias bibliotecas
 
Você acertou!
Rota3 – Tema2

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